故障覆盖率

摘要： 针对某型指控系统中的模数转换电路板上含有复杂可编程逻辑器件CPLD以及多路模数转换单元的测试与诊断问题;运用边界扫描测试技术及PXI仪器总线技术研制了该指控系统的板件测试设备,介绍了边界扫描测试软件SCANWORKS,详细说明了利用SCANWORKS软件开发该指控系统模数转换电路板的测试程序集(TPS)的测试方案设计、测试过程和测试结果分析等内容;使用设计的测试程序集对该种模数转换板进行测试和诊断,故障覆盖率达到97.1％;该测试与诊断方法的研究同样适用于其他复杂板件的维修测试与诊断,具有非常重要的实用价值.

摘要： 针对传统静态随机存储器缺乏有效的故障注入这一技术问题,文中提出了一种基于阻抗性开路故障的随机故障注入技术.该技术针对阻抗性开路故障的故障机理特点以及其故障表现形式,使用Perl语言提取故障节点,在电路中随机选取多个节点并注入阻值随机电阻,使存储单元电路随机产生阻抗性开路故障.文中首先通过HSIM仿真验证了随机故障注入技术的随机性以及有效性,并基于该方法通过HSIM+ VCS混合仿真平台得到March C算法对阻抗性开路缺陷的故障覆盖率为87.8％.

摘要： 针对一款256 kbit的低电压8T SRAM芯片进行测试电路设计,电路主要包括DFT电路和内建自测试电路两部分,前者针对稳定性故障有着良好的覆盖率,后者在传统March C+算法基础上,提出了一种March-Like算法,该算法能够实现更高的故障覆盖率.仿真结果表明,DFT电路能够减小稳定性故障的最小可检测电阻,提高了稳定性故障的测试灵敏度;March-Like算法可以检测到低电压SRAM阵列中的写破坏耦合故障、读破坏耦合故障和写干扰故障.

摘要： ASIC集成电路设计开发中的瑕疵与电路故障是芯片实现的最大困难,本文详细介绍了基于130nm工艺的卫星导航抗干扰A/D芯片的可测性设计,并从测试的覆盖率、成本等方面提出了优化改进方案,该方案的测试覆盖率最高可达99.93%,并缩减了测试时间和成本,该芯片顺利通过量产,证明了可测试性设计的有效性.

摘要： 为真实模拟集成电路中的桥接故障并评价测试集质量,提出一种基于静态电源电流( IDDQ)测试的逻辑电路门内电阻式桥接故障仿真算法. 首先,针对该故障类型,提出一种覆盖率评价标准;其次,利用电路级故障注入与仿真方法构造基本逻辑门单元的故障字典;最后,通过在逻辑电路功能仿真中查询故障信息实现门级的故障仿真. 仿真实验表明:相比于传统方法,所提方法能更好地反映测试集对真实桥接故障的覆盖效果,并具备良好的仿真效能.%To realistically simulate the bridging faults in VLSI and to evaluate the quality of the test set, an intra-gate non-zero resistance bridging fault simulation algorithm based on IDDQ testing was proposed. First, a fault coverage criteria was proposed for this type of fault. Second, the fault dictionary for every type of the primitive logic gate cells was constructed by using the circuit-level fault injection and simulation method. Lastly, the gate-level fault simulation was accomplished by querying the fault dictionary when performing the functional simulation of the target logic circuit. Experimental results show that, comparing with the traditional approach, the proposed method in this paper can better reflect the fault covering ability of the test set against the realistic bridging faults and the simulation is efficient.

摘要： 该文提出了一种基于高层次故障模型的片上网络交换机的诊断策略.该文采用了XY和YX相结合的路由算法以覆盖网格装片上网络的每一个交换机.在高层次故障模型的基础上,通过建立和匹配故障字典可准确定位出发生故障的交换机位置.实验结果表明该诊断方法在仅需要很少硬件成本你的条件下可达到很高的故障覆盖率.

摘要： 为准确评价测试集对超大规模集成电路(VLSI)内部故障的覆盖效果,提出一种VLSI故障建模与仿真方法。首先,在电路级综合运用仿真和实验手段向逻辑门内部注入多个故障,统计并分析这些故障对其功能的影响以构建由变异真值表(MTT)组成的故障字典;其次,考虑MTT及其发生的相对概率权重,提出一种有效的测试覆盖率评价模型,并将其应用于门级故障仿真算法中;最后,针对若干组合逻辑基准电路进行了实例验证,仿真实验结果表明,所提方法相较于经典的固定值故障模型能够更真实地反映测试集的故障覆盖能力。

摘要： 面向小时延缺陷(small delay detect,SDDs)的测试产生方法不仅要求测试产生算法复杂度低,还要尽可能的检测到小时延缺陷.超速测试避免了因测试最长敏化通路而带来的测试效率过低的问题,而且它要求测试向量按敏化通路时延进行分组,对每组分配一个合适的超速测试频率,再采用一种可快速、准确选择特定长度的路径选择方法,能有效的提高测试质量.同时,文章首次通过优先选用单通路敏化标准对短通路进行检测,对关键通路有选择的进行非强健测试,相对采用单一的敏化方法,能以很小的时间代价提高含有小时延缺陷结点的跳变时延故障覆盖率(TDF).在ISCAS’89基准电路中对小时延缺陷的检测结果表明:用不同敏化方法进行测试产生在低的cpu时间里能取得更高的跳变时延故障覆盖率.

摘要： 随着超大规模集成电路技术的不断发展,集成电路测试的地位正变得日益显著,成为贯穿于集成电路设计、制造、生产中保证芯片质量的重要环节.而故障覆盖率的高低直接决定着测试质量的好坏.本文结合曙光5000交换芯片,介绍了几种常用的提高覆盖率的方法,包括解决内部复位问题、屏蔽阴影逻辑、增加控制点等，并依据丢失覆盖率的分析结果,采取了针对性的措施进一步提高了覆盖率.

摘要： 基于内建自测试(BIST)思想的FPGA测试方法利用被测芯片中的资源构建测试所需的TPG或ORA,以减少测试对输入输出引脚和外部ATE的需求.传统的FPGA芯片BIST方法仅考虑自测试结构内被配置为CUT的资源,从而需要多次组测试来完成整个芯片的测试.在现有LUT自测试链结构的基础上,通过合理选择TPG的电路结构及测试配置,能够在相同测试开销下增加TPG部分的故障覆盖率,提高测试效率.

摘要： 本文结合曙光6000全局集合通信芯片的结构特点与测试需求,为该芯片制定出了一套完整的可测试性设计(DFT)方案,包括普通扫描、实速扫描、存储器内建自测试(MBIST)、边界扫描、测试压缩等.随着DFT的引入,如何为各工作模式提供需要的时钟,并实现多模式在多工艺角(corner)下的时序收敛成为我们面临的一大挑战.本文专门设计了一个片上时钟控制(OCC)模块,并为方便时序收敛做了提前的考虑与设计.除此之外,为保证芯片品质,重点对故障覆盖率进行了优化.较低的测试功耗与成本也增加了该DFT方案的可行性.通过对芯片样片的实际测试表明,芯片内所设计的各种DFT测试结构均可正确工作.筛选出的ASIC芯片已能通过功能测试,从而证明了该DFT设计方案的正确性和有效性.

摘要： 征兆测试(Syndrome Testing)和奇偶测试(Parity Testing)是已经使用多年的基于穷尽输入的固定型故障测试方法.本文在征兆测试与奇偶测试相结合的基础上,提出一种新的征兆测试方法,即,三阶征兆测试法.本方法的特点在于提高测试效率的同时提高征兆测试的故障覆盖率,使得原来征兆不可测的电路也可以进行征兆测试.其主要思想是在传统征兆测试的基础上首先引进奇偶测试,对被测电路进行预处理,提高测试效率；然后,对征兆测试作进一步升华处理,成为二阶或三阶征兆测试,提高测试的故障覆盖率.论文通过对部分基准电路和常用电路的测试实验已经验证了所提出的新方法的实用性和有效性.

摘要： 针对一款导航基带芯片电路采用基于扫描链插入的可测性设计技术；在设计过程中对各种可测性违例采取相应的处理技术；通过采用多种有效恰当的可测性设计策略后，显著地提高了芯片的故障覆盖率，最终达到设计指标要求。

摘要： 星载计算机系统是卫星上对信息进行采集、处理、分配、存储和响应的关键部件,而星载处理器则是星载计算机系统中的最重要的部件,为提高苛刻的空间条件下星载处理器的可靠性,在星载处理器中加入BIST是完全必要也是可行的。本文在理解星载处理器体系结构和BIST原理的基础上,基于欧洲宇航局正在使用的星载处理器LEON2和拟使用的星载处理器LEON3,在星载处理器流水线中加入BIST设计,并通过数学计算,得出星载处理器加入BIST后的故障覆盖率。此方法可提高苛刻的空间条件下星载处理器的可靠性。

摘要： 随着集成电路的不断发展,芯片的集成度和复杂度越来越高,片上存储容量不断增大,导致片上存储器测试难度和测试成本显著提高.本文主要分析了存储器的MBIST结构，并对旁路进行分析优化，使存储器周围的阴影逻辑可测，此设计通过增加异或门来降低旁路中对D触发器数目的依赖，与传统的旁路相比，在可测性能够顺利执行的情况下降低了硬件开销，但导致覆盖率稍有下降，其实在加入使芯片可测的逻辑后，本身就存在几个相互制约的因素，这时要进行衡量并对其折中处理。

摘要： 随着集成电路的不断发展,芯片的集成度和复杂度越来越高,片上存储容量不断增大,导致片上存储器测试难度和测试成本显著提高.本文主要分析了存储器的MBIST结构，并对旁路进行分析优化，使存储器周围的阴影逻辑可测，此设计通过增加异或门来降低旁路中对D触发器数目的依赖，与传统的旁路相比，在可测性能够顺利执行的情况下降低了硬件开销，但导致覆盖率稍有下降，其实在加入使芯片可测的逻辑后，本身就存在几个相互制约的因素，这时要进行衡量并对其折中处理。

摘要： 随着集成电路的不断发展,芯片的集成度和复杂度越来越高,片上存储容量不断增大,导致片上存储器测试难度和测试成本显著提高.本文主要分析了存储器的MBIST结构，并对旁路进行分析优化，使存储器周围的阴影逻辑可测，此设计通过增加异或门来降低旁路中对D触发器数目的依赖，与传统的旁路相比，在可测性能够顺利执行的情况下降低了硬件开销，但导致覆盖率稍有下降，其实在加入使芯片可测的逻辑后，本身就存在几个相互制约的因素，这时要进行衡量并对其折中处理。

摘要： 本发明提供一种覆盖率测试方法及覆盖率测试装置，该覆盖率测试方法包括：检测执行函数的执行操作，并获取执行函数对应的脚本函数的函数位置、操作码以及操作码偏移；对脚本函数的函数位置、操作码以及操作码偏移进行记录，并生成执行函数表；以及在检测操作完毕后，将执行函数表与自定义函数表进行对比，获取软件代码的覆盖率。本发明还提供一种覆盖率测试装置，本发明的覆盖率测试方法及覆盖率测试装置通过设置自定义函数表与执行函数表进行对比，以生成代码覆盖率，并可通过自定义函数表有效的兼容各种软件代码，整个测试过程简单。

摘要： 本申请公开了覆盖率测试处理方法、装置、覆盖率测试服务器及系统。该覆盖率测试处理方法包括以下步骤：接收一个或多个覆盖率测试服务器上报的该覆盖率测试服务器执行的覆盖率测试的结果，其中，覆盖率测试服务器用于测试待测代码中的部分代码的覆盖率；对接收到的覆盖率测试的结果进行归并，生成测试报告。本申请在一定程度上提高了项目整体在平台上的稳定性，降低了该项目平台出现故障的概率。

摘要： 本发明公开了一种覆盖率检测方法，包括以下步骤：通过调试端口接收PHP项目的Xdebug模块反馈的调试数据；根据所述调试数据确定代码执行数据，并从预设数据库中获取源代码数据；根据所述代码执行数据及所述源代码数据确定所述PHP项目的覆盖率。本发明还公开了一种覆盖率检测装置及计算机可读存储介质，达成了避免覆盖率测试过程中，PHP框架在执行时频繁报错的现象发生的效果。

摘要： 本发明提供一种覆盖率测试方法及覆盖率测试装置，该覆盖率测试方法包括：检测执行函数的执行操作，并获取执行函数对应的脚本函数的函数位置、操作码以及操作码偏移；对脚本函数的函数位置、操作码以及操作码偏移进行记录，并生成执行函数表；以及在检测操作完毕后，将执行函数表与自定义函数表进行对比，获取软件代码的覆盖率。本发明还提供一种覆盖率测试装置，本发明的覆盖率测试方法及覆盖率测试装置通过设置自定义函数表与执行函数表进行对比，以生成代码覆盖率，并可通过自定义函数表有效的兼容各种软件代码，整个测试过程简单。

摘要： 本申请公开了覆盖率测试处理方法、装置、覆盖率测试服务器及系统。该覆盖率测试处理方法包括以下步骤：接收一个或多个覆盖率测试服务器上报的该覆盖率测试服务器执行的覆盖率测试的结果，其中，覆盖率测试服务器用于测试待测代码中的部分代码的覆盖率；对接收到的覆盖率测试的结果进行归并，生成测试报告。本申请在一定程度上提高了项目整体在平台上的稳定性，降低了该项目平台出现故障的概率。

摘要： 本发明提供了一种基于代码覆盖率的故障定位方法及装置，可用于金融领域或其他领域。所述方法包括：获取代码修改记录，并根据所述代码修改记录，确定修改代码及其对应的需求标识；根据预设的测试用例与需求标识对应关系，确定所述修改代码对应的测试用例集及测试用例数目；对修改代码对应的测试用例集进行用例执行与覆盖率统计，分别得到用例执行结果及用例覆盖率结果；将测试用例数目、用例执行结果及用例覆盖率结果输入至预先建立的预测模型中，得到代码故障预测结果。本发明通过测试用例与需求标识对应关系，准确地确定变更代码对应的测试用例，结合预测模型，实现对代码故障的精准定位，在测试环节中，缩小了测试范围，极大地提高了工作效率。

摘要： 本发明涉及具有增大的故障覆盖率的集成电路。公开了一种用于增大集成电路(IC)设计的故障覆盖率的电子设计自动化(EDA)工具，该工具包含用于将至少一个XOR门、AND门、OR门及多路复用器插入观察测试点与IC设计的现有的第一扫描触发器的处理器。XOR门借助于AND门、OR门及多路复用器给第一扫描触发器提供观察测试信号，使得观察测试信号覆盖在观察测试点处出现的故障。第一扫描触发器基于观察测试信号来输出数据输入信号、测试模式集及第一测试信号集，用于指示IC设计是否有故障。能够在结构上进行测试的可测试的IC使用IC设计来制作。

摘要： 本发明公开一种高故障覆盖率的阻变存储器的测试方法，包括以下步骤：一、对阻变存储器的存储单元进行Forming操作；二、按照地址升序对阻变存储单元进行读1和写0操作；三、按照地址升序对阻变存储单元进行2次连续的读0操作，随后执行1次写1操作；四、按照地址升序对阻变存储单元依次执行读1、读1、写0、写1和读1操作；五、按照地址降序对阻变存储单元进行读1、写0、读0操作；六、按照地址降序对阻变存储单元进行写1、写0、读0操作；七、按照地址升序对阻变存储单元进行读0、写1、读1操作；八、延迟或暂停一段时间，按照地址升序对阻变存储单元进行读1、写0、读0操作；九、输出所有阻变存储单元的故障一览表。

摘要： 一种提高故障覆盖率的自适应BIST测试方法，通过SRAM测试控制模块、故障预分析模块和算法生成模块实现。SRAM测试控制模块控制待测SRAM存储阵列的工作电压、温度以及工艺等，使得SRAM在不同的工作环境下暴露出更多的故障行为，减少故障的逃逸率；故障预分析模块用来提前对存储阵列中可能发生的故障进行预判断，判断结果输入算法生成模块，算法生成模块重构出当前环境下存储阵列的最优算法，并生成新的BIST电路，对存储阵列进行高效快速的故障测试。该技术突破传统算法的局限性，可以提高故障覆盖率并降低测试成本。

摘要： 本发明涉及具有增大的故障覆盖率的集成电路。公开了一种用于增大集成电路(IC)设计的故障覆盖率的电子设计自动化(EDA)工具，该工具包含用于将至少一个XOR门、AND门、OR门及多路复用器插入观察测试点与IC设计的现有的第一扫描触发器的处理器。XOR门借助于AND门、OR门及多路复用器给第一扫描触发器提供观察测试信号，使得观察测试信号覆盖在观察测试点处出现的故障。第一扫描触发器基于观察测试信号来输出数据输入信号、测试模式集及第一测试信号集，用于指示IC设计是否有故障。能够在结构上进行测试的可测试的IC使用IC设计来制作。