超高速集成电路硬件描述语言

摘要： 基于VHDL语言的交通灯控制器的设计用于模拟路口的红黄绿交通灯的变化过程.该设计可以分为时钟分频、红绿灯状态转换及3种状态译码、数码管动态扫描和数码管显示4个模块,是一个综合性的EDA实验项目.时钟分频模块用于将20 MHz的时钟分为1 Hz的倒计时时钟信号和大于100 Hz的动态扫描时钟信号.文章介绍了VHDL语言的模块化程序设计思想和交通灯的设计思路,并分别编写了4个模块的VHDL程序以及顶层模块的程序,对程序进行了编译并实现了硬件仿真.

摘要： 为了提高全数字锁相环的系统运行速度、降低系统功耗,同时提高锁相系统的动态性能与稳态性能,提出一种基于流水线技术的全数字锁相环.采用电子设计自动化技术完成了该系统的设计,并对所设计的电路进行了计算机仿真与分析.仿真结果证明,该锁相环中数字滤波器的参数能够根据相位误差的大小进行动态调节,既可加快锁相速度,又能增强系统的稳定性.利用流水线技术优化的整体电路能够减小系统延迟,降低系统总功耗.该锁相环可作为功能模块嵌入到片上系统,具有十分广泛的用途.

摘要： The experimental courses of VHDL digital system design have been built with 3-dimensional teaching resources.We have independently developed the EDA experimental platform,built the course Website containing classroom video,experimental guidance video,electronic lesson plans,online information release and teachers-students interaction,etc.We designed carefully the experiment content,arranged the three levels of experiment from the shallower to the deeper ones,i.e.,the basic module circuit design,simple comprehensive design and closer to the practical engineering of complex design.We reformed experiment teaching methods,provided a full range of experimental teaching guide.We also strengthened the management of students'experimental process,developed and used the on-site computer scoring system and effective experiment appraisal scheme.The results show that the series of measures have achieved good effects in the construction of experimental teaching system,successfully made the practice course to have good effect in both teaching intuition and knowledge systematization,students generally reflect the benefits.%VHDL数字系统设计实验课程已建成立体化教学资源,自主开发了EDA实验平台,建成含课堂视频、实验指导视频、电子教案、网上信息发布、师生互动等的课程网站;还精心设计了实验内容,安排了由浅入深的基本模块电路设计、简单综合设计、接近工程实际的复杂设计3个层次实验;改革实验教学方法,提供全方位的实验教学指导;加强学生实验过程管理,开发并使用了现场电脑打分系统;完善有效的实验考核方案.结果表明:该一系列措施在实验教学体系建设方面取得了较好成绩,使实践课达到了教学直观和知识系统化的目的,学生普遍反映受益匪浅.

摘要： 在数字数据通信系统中,由于信道传输特性不理想以及噪声等干扰,常常会出现一些异常情况.因此,通常在数据通信中添加循环冗余校验(cyclic redundancy check,CRC)码,可以大幅度提高通信的可靠性.文章在论述串行CRC实现的基础上,对电路结构提出了改进的方案,实现了基于现场可编程逻辑门阵列(field programmable gate array,FPGA)的CRC的串行2、4、8位和并行算法,并用超高速集成电路硬件描述语言(very-high-speed integrated circuit hardware description language,VHDL)实现CRC校验,将实验结果下载到DE2,验证了方案的可行性.

摘要： VHDL的英文全称为Very-High-Speed Integrated Circuit Hardware Description Language，即超高速集成电路硬件描述语言，它是一种用于电路设计的高级语言，主要应用在数字电路的设计中。VHDL主要用于描述数字电路系统的结构、行为、功能和接口，除了包含许多具有硬件特征的语句外，VHDL的语言形式、描述风格以及语法都十分类似于一般的计算机高级语言。

摘要： 针对DSP芯片的PWM驱动信号精度与载波频率不能兼顾的矛盾,提出了一种基于FPGA器件的高精度中频双极性PWM信号发生器,该PWM信号发生器采用VHDL语言予以实现,具有集成度高、抗干扰能力强、中频范围内频率可调而不改变PWM精度的特点。仿真结果表明在中频范围内,该PWM信号发生器可以方便的改变PWM驱动信号频率,而其精度不会变化。在长脉冲激光驱动电路中实验中,该PWM信号发生器很好地解决了PWM精度与频率之间的矛盾,并具有较强的抗干扰能力。

摘要： The uniaxial motion control system has widely applications in CT system and machine tools .The tra-ditional Uniaxial Motion control system has follow bad characteristics :complicated in structure , poor scalabili-ty, high cost , slow speed , large circuit boards size .So in this paper , we present the Design of Uniaxial Motion Control System based on FPGA with VHDL programming .The system costs less but is effective .It can be wide-ly applied to control systems requiring uniaxial motion control .%独立轴运动控制系统在机床与检测上都有应用，尤其是在CT中的径向、层厚和插值等部分。当前独立轴控制系统结构复杂、可扩展性差、成本高、响应速度慢、电路板面大，本文依此提出基于FPGA的独立轴运动控制系统，应用VHDL编程方式在FPGA中实现。系统开发成本低、可靠性高、扩展性强，能够有效进行系统控制，可应用于各需要独立轴运动控制的系统。

摘要： The direct digital frequency synthesis (DDS) technology has high frequency resolution, fast frequency switching, low phase noise and higher frequency stability, so it is widely used in communications, aerospace, instrumentation and other fields. In this paper, phase shift frequency variable sine signal generator with DDS as its core was designed based on Field Programmable Gate Array (FPGA) and hardware description language (VHDL). The experimental and simulation results show that the system has stable output frequency, high frequency accuracy, adjustable frequency and phase.%直接数字频率合成技术（DDS）由于具有频率分辨率高、频率切换速度快、相位噪声低和频率稳定度高等优点，广泛应用于通信、航空航天、仪器仪表等领域。本文以FPGA为核心，以硬件设计语言VHDL为系统逻辑描述手段，设计了基于DDS原理的可移相、变频的正弦信号发生器。仿真及实验结果表明：该系统具有输出频率稳定、频率精度高，频率和相位可调等特点。

摘要： To solve the problems of complex circuit, difficult design and poor performance existing in previous, systems, a new design method of all digital phase-locked loop (ADPLL) is proposed in this paper. The new ADPLL is realized by propor-tional-integral (PI) method rather than by conventional digital loop filtering control methods. The whole system is designed by using EDA technology and simulated by using computer. Simulation results shows, in certain frequency range, the longest time for the loop arriving its locked state is less then 15 cycles of the input signal, and the phase jitters is less than 5% of the output signal cycle. In addition, it has characteristics of simple structure, excellent loop performance, easy integration, etc.%针对以往全数字锁相环研究中所存在电路结构复杂、设计难度较大和系统性能欠佳等问题,提出了一种实现全数字锁相环的新方法.该锁相环以数字比例积分控制的设计结构取代了传统的一些数字环路滤波控制方法.应用EDA技术完成系统设计,并进行计算机仿真.仿真结果表明:在一定的频率范围内,该锁相环锁定时问最长小于15个输入信号周期,相位抖动小于输出信号周期的5％,且具有电路结构简单、环路性能好和易于集成的特点.

摘要： 本文根据IEEE 488.1-1987内相关的规定将GPIB接口总线功能划分出的10个功能模块,然后选取测量仪器常用的8个接口功能中的一个—受者接口功能,采用VHDL语言加以编程实现,并基于Altera公司的quartus Ⅱ可编程逻辑器件集成开发环境对VHDL实现结果进行仿真和验证.

摘要： 本文根据IEEE 488.1-1987内相关的规定将GPIB接口总线功能划分出的10个功能模块,然后选取测量仪器常用的8个接口功能中的一个—受者接口功能,采用VHDL语言加以编程实现,并基于Altera公司的quartus Ⅱ可编程逻辑器件集成开发环境对VHDL实现结果进行仿真和验证.

摘要： 本文根据IEEE 488.1-1987内相关的规定将GPIB接口总线功能划分出的10个功能模块,然后选取测量仪器常用的8个接口功能中的一个—受者接口功能,采用VHDL语言加以编程实现,并基于Altera公司的quartus Ⅱ可编程逻辑器件集成开发环境对VHDL实现结果进行仿真和验证.

摘要： 本文根据IEEE 488.1-1987内相关的规定将GPIB接口总线功能划分出的10个功能模块,然后选取测量仪器常用的8个接口功能中的一个—受者接口功能,采用VHDL语言加以编程实现,并基于Altera公司的quartus Ⅱ可编程逻辑器件集成开发环境对VHDL实现结果进行仿真和验证.

摘要： 本文简要介绍了合成孔径雷达图像数据后处理机,提出了几种实现方案,最后选用高速度、高密度的大规模集成电路器件FPGA实现了此系统;充分利用FPGA芯片的资源,我们可以只用一个芯片就能完成许多功能,例如状态控制、数据传输、RAM乒乓结构控制、DSP中断控制及各种译码功能,这就减小了系统所用的器件数量,不但减小了系统体积,而且提高了系统的可靠性;同时,利用FPGA的可重复编程和现场可编程特性,用高级硬件设计语言VHDL进行设计编程和调试,不但大大缩短了研制时间,而且提高了系统的灵活性;实践证明,基于FPGA的系统设计是现实而且有效的.

摘要： 本文简要介绍了合成孔径雷达图像数据后处理机,提出了几种实现方案,最后选用高速度、高密度的大规模集成电路器件FPGA实现了此系统;充分利用FPGA芯片的资源,我们可以只用一个芯片就能完成许多功能,例如状态控制、数据传输、RAM乒乓结构控制、DSP中断控制及各种译码功能,这就减小了系统所用的器件数量,不但减小了系统体积,而且提高了系统的可靠性;同时,利用FPGA的可重复编程和现场可编程特性,用高级硬件设计语言VHDL进行设计编程和调试,不但大大缩短了研制时间,而且提高了系统的灵活性;实践证明,基于FPGA的系统设计是现实而且有效的.

摘要： 本文简要介绍了合成孔径雷达图像数据后处理机,提出了几种实现方案,最后选用高速度、高密度的大规模集成电路器件FPGA实现了此系统;充分利用FPGA芯片的资源,我们可以只用一个芯片就能完成许多功能,例如状态控制、数据传输、RAM乒乓结构控制、DSP中断控制及各种译码功能,这就减小了系统所用的器件数量,不但减小了系统体积,而且提高了系统的可靠性;同时,利用FPGA的可重复编程和现场可编程特性,用高级硬件设计语言VHDL进行设计编程和调试,不但大大缩短了研制时间,而且提高了系统的灵活性;实践证明,基于FPGA的系统设计是现实而且有效的.

摘要： 本文简要介绍了合成孔径雷达图像数据后处理机,提出了几种实现方案,最后选用高速度、高密度的大规模集成电路器件FPGA实现了此系统;充分利用FPGA芯片的资源,我们可以只用一个芯片就能完成许多功能,例如状态控制、数据传输、RAM乒乓结构控制、DSP中断控制及各种译码功能,这就减小了系统所用的器件数量,不但减小了系统体积,而且提高了系统的可靠性;同时,利用FPGA的可重复编程和现场可编程特性,用高级硬件设计语言VHDL进行设计编程和调试,不但大大缩短了研制时间,而且提高了系统的灵活性;实践证明,基于FPGA的系统设计是现实而且有效的.

摘要： 本文简要介绍了合成孔径雷达图像数据后处理机,提出了几种实现方案,最后选用高速度、高密度的大规模集成电路器件FPGA实现了此系统;充分利用FPGA芯片的资源,我们可以只用一个芯片就能完成许多功能,例如状态控制、数据传输、RAM乒乓结构控制、DSP中断控制及各种译码功能,这就减小了系统所用的器件数量,不但减小了系统体积,而且提高了系统的可靠性;同时,利用FPGA的可重复编程和现场可编程特性,用高级硬件设计语言VHDL进行设计编程和调试,不但大大缩短了研制时间,而且提高了系统的灵活性;实践证明,基于FPGA的系统设计是现实而且有效的.

摘要： 本发明是有关于一种测试硬件描述语言所撰写的硬件电路方块的方法，能自动产生测试图样及错误讯息。本发明包含将原始类别转换成包装类别的步骤，其中，包装类别较原始类别还记录硬件电路方块的输入数据以及输出数据；产生硬件逻辑仿真所需的顶端模块的步骤；将原始单元测试转换为扩充单元测试的步骤；以扩充单元测试对包装类别执行单元测试以产生输入图样档案的步骤；依据顶端模块及输入图样档案而对硬件电路方块进行硬件逻辑仿真。

摘要： 一种硬件描述语言电路的检测系统是检测一硬件描述语言所描述的一待测试电路程序，此系统包含一电路模拟软件、一接口程序以及一处理器。其中电路模拟软件执行待测试电路程序以模拟一待测试电路，其中待测试电路程序产生一第一消息，处理器执行电路模拟软件，并产生一第二消息，接口程序由硬件描述语言所描述，并执行于电路模拟软件，其中接口程序传送待测试电路程序所产生的所述第一消息至处理器或传送处理器所产生的所述第二消息至待测试电路程序。

摘要： 本发明是有关于一种将硬件元件图转换为硬件描述语言的方法，以便能自动产生VHDL程序代码。该方法先读取一硬件元件图。找出该硬件元件图的一起始节点，以得到相对应的子硬件元件图。分析该起始节点的信息，以加入输入及输出的元件，以产生硬件描述语言的实体。再判断该硬件元件图中节点的型别，产生相对应的VHDL物件，并将相关信息写入硬件描述语言的架构中。然后根据硬件元件图的联机，产生相对应VHDL元件的信号连接。最后，以字符串方式将VHDL的实体和架构输出至一档案。

摘要： 本发明是有关于一种将高阶程序语言自动转换成硬件描述语言的方法，能将高阶程序语言所描述的功能经由三个阶段的转换机制，而产生相对应的硬件描述语言。其中，在第一个阶段中，先将高阶程序语言的原始程序代码转换成延伸活动图，接着，第二阶段将活动图转换成硬件组件图，最后，第三阶段根据硬件组件图的联机，产生相对应的VHDL组件的讯号连接，并以字符串方式将VHDL的实体和架构输出至一档案，完成整个转换。

摘要： 本发明是有关于一种测试硬件描述语言所撰写的硬件电路方块的方法，能自动产生测试图样及错误讯息。本发明包含将原始类别转换成包装类别的步骤，其中，包装类别较原始类别还记录硬件电路方块的输入数据以及输出数据；产生硬件逻辑仿真所需的顶端模块的步骤；将原始单元测试转换为扩充单元测试的步骤；以扩充单元测试对包装类别执行单元测试以产生输入图样档案的步骤；依据顶端模块及输入图样档案而对硬件电路方块进行硬件逻辑仿真。

摘要： 公开了一种利用硬件描述语言编写的模块进行集成的方法及装置，为了解决各个模块的端口定义结束以后，需要有专人将各个模块接口连接在一起，工作效率低的问题，本发明公开的方法包括：读入预定义描述模块的各端口之间连接关系的文本文件，并利用脚本将文本文件转换成描述各端口之间连接关系的数据结构；将描述各端口之间连接关系的数据结构转变为顶层模块连线，由于通过脚本将文本文件转换成描述各端口之间连接关系的数据结构，因此工作效率得到了提高。

摘要： 本发明公开了一种将电路图用高级硬件描述语言重构的自动化方法，包括以下步骤：建立所有电路基本单元的单元库，该单元库用高级硬件语言描述电路中所有基本单元的逻辑表达式，包含基本单元的名称和基本单元对应的逻辑表达式；在需要被转换的网表形式的电路模块中，找到所有的触发器和模块输出端定义为出发信号，对出发信号进行递归搜索，重建出发信号的高级语言的逻辑表达式，该表达式的左侧是出发信号，右侧是以触发器输出或模块输入信号作为变量的布尔表达式；对布尔表达式进行化简。本发明把图形表达的数字电路图高效转换为可读性高的高级硬件语言描述的等价形式，并且进行了逻辑化简，大大减轻分析数字电路的工作量和难度。

摘要： 本发明涉及一种系统，其包括输入和硬件描述语言(HDL)模块。输入接收定制电路板的设计规格。设计规格选自定制电路板的预定设计选项。硬件描述语言(HDL)模块生成对应于设计规格的HDL并且将HDL输出到电路板生产者。

摘要： 一种硬件描述语言电路的检测系统是检测一硬件描述语言所描述的一待测试电路程序，此系统包含一电路模拟软件、一接口程序以及一处理器。其中电路模拟软件执行待测试电路程序以模拟一待测试电路，其中待测试电路程序产生一第一消息，处理器执行电路模拟软件，并产生一第二消息，接口程序由硬件描述语言所描述，并执行于电路模拟软件，其中接口程序传送待测试电路程序所产生的所述算一消息至处理器或传送处理器所产生的所述第二消息至待测试电路程序。

摘要： 本发明是有关于一种硬件元件图转换硬件描述语言的方法，以便能自动产生VHDL程序代码。该方法先读取一硬件元件图。找出该硬件元件图的一起始节点，以得到相对应的子硬件元件图。分析该起始节点的信息，以加入输入及输出的元件，以产生硬件描述语言的实体。再判断该硬件元件图中节点的型别，产生相对应的VHDL物件，并将相关信息写入硬件描述语言的架构中。然后根据硬件元件图的联机，产生相对应VHDL元件的信号连接。最后，以字符串方式将VHDL的实体和架构输出至一档案。