SRAM静态低功耗设计

封晴; 章慧彬; 夏光

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SRAM静态低功耗设计

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在标准的Fabless CMOS工艺线上,由于没有对静态存储器生产进行过专门的工艺优化,在有大规模SRAM嵌入设计的ASIC与SoC电路中,静态电流较大.文章讨论了静态存储器单元静态漏电模式,采用了国内某标准CMOS工艺线提供的0.25 μm SPICE模型,使用HSPICE软件对六管静态存储器单元的静态漏电进行了模拟,介绍了一种高可靠、基于0.25μm标准CMOS工艺的低功耗静态存储器设计的解决方案,适用于要求低待机功耗的标准静态存储器、嵌入式静态存储器电路设计.

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来源
《电子与封装》 |2008年第11期|16-19|共4页
作者
封晴; 章慧彬; 夏光;
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作者单位

中国电子科技集团公司第五十八研究所,江苏,无锡,214035;

中国电子科技集团公司第五十八研究所,江苏,无锡,214035;

中国电子科技集团公司第五十八研究所,江苏,无锡,214035;

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正文语种 chi
中图分类设计;
关键词
静态存储器; 静态漏电; 低功耗; SRAM; Isb;

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