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Investigations of Board-Level Drop Reliability of Wafer-Level Chip-Scale Packages

机译：晶圆级芯片级封装的板级跌落可靠性研究

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We present in this paper parametric studies of board-level reliability of wafer-level chip-scale packages subjected to a specific pulse-controlled drop test condition. Eighteen experiment cells, constructed by varying joint pitch, die thickness, and die size, are proposed and examined numerically. The transient analysis follows the support excitation scheme and incorporates an implicit time integration solver. Numerical results indicate that the drop reliability of the package enhances as the die thickness as well as the die size decreases. Moreover, the package with smaller solder joints and a smaller joint pitch suffers a greater drop reliability concern.
机译：我们在本文中介绍了在特定脉冲控制的跌落测试条件下晶圆级芯片级封装的板级可靠性的参数研究。通过改变节距，模具厚度和模具尺寸构建了18个实验单元，并进行了数值检查。瞬态分析遵循支持激励方案，并包含一个隐式时间积分求解器。数值结果表明，随着管芯厚度和管芯尺寸的减小，封装的跌落可靠性增强。此外，具有较小焊点和较小节距的封装遭受更大的跌落可靠性问题。

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