偏置型三阱完全耗尽绝缘体上硅(SOI)结构及其制造和运用的各种方法

技术领域

本发明大致关于半导体制造技术，更具体地关于偏置型(biased)完全耗尽(fully depleted)绝缘体上硅(SOI)结构的掺杂方法以及包含所形成掺杂区的器件。

背景技术

半导体工业中一直致力于提高诸如微处理器、存储器件等的集成电路器件的工作速度。消费者对于计算机和电子设备更为快速工作的需求更强化了此种驱动力。此种对更快的速度的需求已使得诸如晶体管等的半导体器件的尺寸持续地缩小。也就是说，典型的场效应晶体管(Field Effect Transistor；简称FET)中诸如沟道长度、结深度、栅极绝缘厚度等许多组成部分的尺寸都缩小了。例如，所有其它的条件都相同时，晶体管的沟道长度愈小，晶体管的工作速度将愈快。因此，一直致力缩小典型晶体管的组成部分的尺寸或规格，以便提高该晶体管及设有此种晶体管的集成电路器件的整体速度。

当晶体管为保持先进技术的需求而连续地缩小尺寸时，器件可靠度支配着在电源供应电压上的相对应的减少。因此，每个成功的技术阶段常常伴随着该晶体管的操作电压上的减少。众所周知的是制作在绝缘体上硅(silicon-on-insulator，SOI)衬底上的晶体管器件比制作在基体硅衬底内的相同尺寸的晶体管可在低的操作电压时呈现较佳的效能。相较于相同尺寸的基体硅器件，绝缘体上硅(SOI)器件在低的操作电压的优异效能与在绝缘体上硅器件上所获得相当低的结电容有关。在绝缘体上硅器件内的掩埋氧化层是将有源晶体管区域与该基体硅衬底分开，因此减少了结电容。

图1描绘制作在说明的绝缘体上硅(SOI)衬底11上的说明的晶体管10的例子。如同在该图中所显示，该绝缘体上硅(SOI)衬底11是由基体衬底11A、掩埋氧化层11B、以及有源层11C所构成，而该晶体管10是由栅极绝缘层14、栅极电极16、侧壁间隔19、漏极区域18A及源极区域18B所构成。复数个沟槽隔离区域17形成于该有源层11C内。图1中也描绘形成在绝缘材料21的层内的复数个导电接触20。该导电接触20提供电性连接到漏极和源极区域18A、18B。如同所架构的，该晶体管10在栅极绝缘层14下方的该有源层11C内定义沟道区域12，该基体衬底11A通常掺杂有适当的掺杂材料，即诸如用于N型金属氧化物半导体(NMOS)器件的硼或二氟化硼的P型掺杂物，或者诸如用于P型金属氧化物半导体(PMOS)器件的砷或磷的N型掺杂物。通常，该基体衬底11A的掺杂浓度水平约在10¹⁵ions/cm³。该掩埋氧化层11B可由二氧化硅所构成，并且该掩埋氧化层11B的深度可为约200至360纳米(2000至3000埃)，而该有源层11C则可由掺杂的硅所构成，并且该有源层11C的深度可为约5至30纳米(50至300埃)。

制作在绝缘体上硅衬底内的晶体管具有优于制作在基体硅衬底内的晶体管的数个性能，例如，制作在绝缘体上硅衬底内的互补式金属氧化物半导体(complementary-metal-oxide-semiconductor，CMOS)器件较不易于使已知的闩锁(latch-up)的电容耦合失效。此外，制作在绝缘体上硅衬底内的晶体管通常具有大的驱动电流及高的跨导值。而且，当与相同尺寸制作的基体晶体管比较起来，该深亚微米绝缘体上硅晶体管对于短沟道效应已经因改善得以避免。

虽然绝缘体上硅器件提供超越相同尺寸的基体硅器件的性能上的优点，绝缘体上硅器件具有一般所有薄膜晶体管的某些性能上的问题。例如，绝缘体上硅晶体管的有源元件是制作在该薄膜有源层11C内。对于较小尺寸的薄膜晶体管而言尺寸缩减需要将该有源层11C的厚度缩减。然而，当该有源层11C的厚度缩减时，该有源层11C的电阻相对地增加，因为在具有高电阻的导电体内制造晶体管元件将减少该晶体管10的驱动电流，因此这对于晶体管性能具有负面的冲击。再者，当绝缘体上硅器件的有源层11C的厚度持续缩减时，在该器件的临界电压(VT)上将产生变化。简短地说，当该有源层11C的厚度缩减时，该器件的临界电压变得不稳定。因此，很难将此类不稳定的器件应用在例如微处理器、存储器件、逻辑器件等等现代集成电路器件中。

此外，关闭状态漏电流在集成电路设计中总是考虑的重点，因为此类电流也容易增加功率消耗。而此类增加的功率消耗在许多使用集成电路(例如便携式计算机)的现代便携式消费设备上是特别不想要的。近来，当器件尺寸在完全耗尽绝缘体上硅结构中持续减少时，可能产生增加的短沟道效应。即，在此类完全耗尽器件中，至少某些该漏极18A的电场线透过该相当厚(200至360纳米)的掩埋氧化层11B而倾向与该晶体管10的沟道区域12耦合。在某些情况下，实际上该漏极18A的电场可开启该晶体管10。理论上，此类问题可以通过缩减该掩埋氧化层11B的厚度及/或增加该基体衬底11A的掺杂浓度而减少。然而，若采取此种机制将倾向增加在该漏极及源极区域18A、18B与该基体衬底11A之间的结电容，因而抹杀了绝缘体上硅技术的其中一项主要的优点，即减少此类结电容。

本发明是关于可以解决或者至少减少某些或所有前文提出的问题的器件及其制法。

发明内容

本发明一般是关于偏置型三阱完全耗尽绝缘体上硅结构及其制造和运用的各种方法。在一个说明的实施例中，该器件包括形成在绝缘体上硅衬底上方的晶体管，该绝缘体上硅层衬底是由基体衬底、掩埋绝缘层及有源层所构成，该基体衬底掺杂第一类型掺杂材料，并且在该基体衬底内形成第一阱，该第一阱掺杂有与该第一类型掺杂材料相反类型的第二类型掺杂材料。该器件还包括形成在该基体衬底中的第一阱内的第二阱，该第二阱掺杂有与该第一类型掺杂材料相同类型的掺杂材料，形成在该第二阱上的有源层内的晶体管，用于该第一阱的电接触以及用于该第二阱的电接触。在另一个实施例中，该晶体管还包括复数个源极/漏极区域并且源极/漏极阱形成在基体衬底中，且在每个该源极/漏极区域下方的第二阱内。该源极/漏极阱包括与该第一类型掺杂材料相同的类型的掺杂材料，但是该源极/漏极阱具有该第一类型掺杂材料的掺杂浓度水平，该掺杂浓度水平小于该第二阱内的第一类型掺杂材料的掺杂浓度水平。

在一个说明的实施例中，将揭露一种在由基体衬底、掩埋绝缘层及有源层所构成的绝缘体上硅衬底上形成晶体管的方法，该基体衬底掺杂有第一类型掺杂材料。该方法包括：使用第二类型的掺杂材料执行第一离子注入工艺，该掺杂材料是与该第一类型的掺杂材料的类型相反的掺杂材料，以在该基体衬底内部形成第一阱区域；使用相同于第一类型掺杂材料类型的掺杂材料执行第二离子注入工艺，以在该基体衬底中第一阱内形成第二阱区域，而该晶体管是形成在该第二阱上方的有源层内；对该第一阱形成导电接触以及对该第二阱形成导电接触。在另一个实施例中，该方法还包括复数个源极/漏极区域，并且其中该方法还包括使用与该第一类型掺杂材料相反类型的掺杂材料执行第三离子注入工艺，以在该基体衬底内晶体管的复数个源极/漏极区域的每个源极/漏极区域下方产生源极/漏极阱，该源极/漏极阱具有该第一类型掺杂材料的掺杂浓度水平，该掺杂浓度水平小于在该第二阱中的该第一类型掺杂材料的掺杂浓度水平。

附图说明

通过结合附图参照以下说明可以理解本发明，相同的标记表示相同的元件，其中：

图1给出了形成在SOI衬底上方的现有技术的半导体组件的截面图；

图2A至图2F给出了本发明用于在SOI衬底上方形成示例的NMOS器件部分的一个说明的方法的截面图；以及

图3A至图3F给出了本发明用于在SOI衬底上方形成示例的PMOS器件部分的其中一个说明的方法的截面图。

虽然本发明易于做出各种修改及替代形式，但已经通过这些图式中的例子示出本发明的一些特定实施例，且已在本文中详细说明了这些特定实施例。然而，我们当了解，本文对这些特定实施例的说明用意并非将本发明限制在所揭示的这些特定形式，相反地，本发明将涵盖后附权利要求所界定的本发明的精神及范围内的所有修改、等效物和替代。

具体实施方式

本发明的用作说明的实施例将于下文中说明。为了说明明确的目的，并非所有实际实现的特征都描述在此说明书中。当然应当了解的是在任何此类实际实施例的发展中，各种特定实现的决定必须做到以达到该开发者的特定目标，诸如与系统相关及商业相关的限制的兼容性，该限制将随着不同的实施例而做改变。再者，将会了解的是此类发展的努力可能是复杂并且耗时的，但是尽管如此对于本领域普通技术人员在取得此揭露的优点后将是一项例行性的任务。

将参考附图来描述本发明。虽然在附图中描绘了具有非常精确、明确的配置及轮廓的半导体器件的各种区域及结构，但本领域普通技术人员将认知到事实上这些区域及结构并非如同于该图式中所呈现的一般精确。此外，与制作在器件上的那些特征或区域的尺寸比较起来，描绘在该图式中的各种特征及掺杂的区域的相对尺寸可能过于放大或缩小。尽管如此，将包含附图以描述及解释本发明的说明例子。在此所使用的字词及词组应被理解并且解释为本领域技术人员所了解的那些字词及词组所的意义。未特别定义的术语或词组，即不同于本领域技术人员所了解的通常及平常的意义的定义，是意味着在此前后一致地使用该术语或词组。在术语或词组是意在具有特殊的意义的情况，即并非本领域技术人员了解的意义，此类特殊的定义将明确地以定义的方式在该说明书中提出，该方式直接及明白提供对于该术语或词组的特殊的定义。

一般来说，本发明是关于偏置型三阱完全耗尽绝缘体上硅结构及其制造和运用的各种方法。虽然将以NMOS晶体管的形式开始揭露用作说明的本发明的内容，但本领域技术人员在完全阅读本申请案之后将会了解本发明并非限定于此。尤其，本发明可以依据各种技术而使用，例如NMOS、PMOS、CMOS等等，并且本发明可以伴随各种不同类型的器件而使用，例如内存器件、微处理器、逻辑器件等等。

图2A描绘依据本发明一个实施例所形成的用作说明的NMOS晶体管32。如同在该图中所显示的，该晶体管32形成在SOI衬底30的上方。在一个说明的实施例中，该SOI衬底30是由基体衬底30A、掩埋绝缘层30B及有源层30C所构成。当然，图2A仅描绘整体衬底或晶片的一小部分。在其中形成有NMOS器件的说明实施例中，该基体衬底30A可以掺杂有P型掺杂材料，例如硼、二氟化硼等等，并且该基体衬底30A可以具有约10¹⁵ions/cm³的掺杂浓度。该掩埋绝缘层30B的厚度在一个实施例中可以具有约5至50nm(50至500埃)的变化，并且该掩埋绝缘层30B可由例如二氧化硅所构成。该有源层30C的厚度可以具有由约5至30nm(50至300埃)的变化，并且，在NMOS器件的例子中，该有源层30C可以掺杂有P型掺杂材料。本领域技术人员将会了解该掩埋绝缘层30B的厚度范围明显地小于在传统的SOI结构上的掩埋绝缘层的对应厚度，诸如描述在本申请案的背景技术中的SOI结构。然而，该SOI衬底30的架构所列举的细节不应该视为对本发明的限定，除非此类的限定特别地在该附加的权利要求中提出。

如同在图2A中所显示的，该晶体管32是由栅极绝缘层36、栅极电极34、侧壁间隔40及源极/漏极区域42所构成。而且在图2A中也描绘形成在有源层30C内的隔离区域48、形成在绝缘材料31的膜层内的复数个导电接触46、以及额外的接触60与62。本领域技术人员将会认知的是该接触46提供用于与该晶体管32的源极/漏极区域42建立电性接触的工具。

依据本发明，复数个掺杂阱形成于该基体衬底30A内。尤其，如同在图2A中所描绘的，对于说明的CMOS器件而言，该基体衬底30A通常是以P型掺杂材料，诸如硼或二氟化硼，在约10¹²至10¹⁶ions/cm³的浓度水平下制造。第一阱50、第二阱52、复数个源极/漏极阱54以及复数个接触阱56、58依据在此所揭露的方法而形成在基体衬底30A内。在说明的NMOS晶体管的例子中，该第一阱50可以掺杂有掺杂浓度水平约为10¹⁶至10¹⁹ions/cm³的N型掺杂材料，诸如砷或磷。再者，在NMOS器件的例子中，该第二阱52可以掺杂有P型掺杂材料，例如硼或二氟化硼，掺杂浓度水平约为10¹⁷至10²⁰ions/cm³。该源极/漏极阱54可以通过在此更加完全描述的各种反掺杂方法而形成，其中该NMOS器件的源极/漏极阱54的P型掺杂材料的最终浓度范围约在10¹⁴至10¹⁷ions/cm³之间。该接触阱56可以掺杂有P型掺杂材料在相当高的浓度，例如2×10²⁰ions/cm³或2×10²⁰ions/cm³以上。同样地，该N型接触阱58可以掺杂有相同浓度水平的N型掺杂原子，例如砷、磷等等。如同本领域技术人员在完全阅读本申请案之后将会了解，该晶体管的各种组件，例如该栅极电极34及该栅极绝缘层36，包括制造该晶体管的各种组件的方式以及建构的材料，对于本领域技术人员而言是众所周知的，因此，不应该视为对本发明的限定，除非此类限定特别在该附加的权利要求中提出。

描绘在图2A中用于形成该说明的NMOS晶体管32的一个说明的方法将参考图2B至2F而做描述。首先，如同在图2B中所显示，掩膜层37形成在衬底30的有源层30C上方，该掩膜层37可以由各种材料，诸如光刻胶，所制成。之后，可以执行离子注入工艺35以在该基体衬底30A内形成第一阱50。第一阱50的深度50d具有约50至150nm的变化。再者，在形成NMOS器件的情形中，离子注入工艺35可以使用N型掺杂材料，诸如砷、磷等等，在约5e¹⁰至1.5e¹⁴ions/cm²的掺杂剂量下执行。最终的第一阱50具有范围从约10¹⁶至10¹⁹ions/cm³的掺杂浓度水平。在离子注入工艺35期间所使用的注入能量将视所注入的掺杂原子的种类而改变。在磷为该掺杂材料的说明实施例中，该注入能量可以由约20至100keV而变化。

接着，描绘在图2B中的掩膜层37将被移除并且另一个掩膜层41形成在衬底30的有源层30C上方，如同在图2C中所显示。之后，依据箭头所指示，将执行另一个离子注入工艺39以在基体衬底30A内形成第二阱52。第二阱52掺杂有第二类型的掺杂材料，该掺杂材料与在第一阱50内所使用的材料类型相反，第一阱用N型第二阱用P型。在该说明的NMOS晶体管的例子中，该第二阱52可以掺杂有P型掺杂材料，诸如硼、二氟化硼等等。第二阱52的深度52d可以具有约40至100nm的变化。在一个说明的实施例中，第二阱52具有约10¹⁷至10²⁰ions/cm³的掺杂浓度。在NMOS器件的形成的情况中，可以执行具有P型掺杂材料例如硼、二氟化硼等等，在约4e¹¹-1e¹⁵ions/cm²的掺离剂量的离子注入工艺39。在该注入工艺39期间所使用的注入能量将视所注入的掺杂原子的种类而改变，在硼为该掺杂材料的说明的实施例中，该注入能量可以从约5至30keV而变化。

接着，描绘在图2C中的掩膜层41将ei移除并且另一个掩膜层45如同在2D中所描绘的形成在衬底30上方。如同在该图中所显示的，执行由箭头所指示的离子注入工艺43以形成用于第一阱50的接触阱58。在说明NMOS晶体管的例子中，接触阱58可以掺杂有N型掺杂材料，诸如砷或磷，并且接触阱58可以掺杂相当高的浓度水平，例如约2e²⁰ions/cm³。而这可以通过使用约2e¹⁵至5e¹⁵ions/cm²的注入剂量而达成。如同具有其它注入能量的注入工艺，该注入能量将视在该注入工艺43期间所注入的掺杂材料而改变。在该注入工艺43期间，以注入砷作说明的情况中，注入能量可以从约10至20keV而变化。

掩膜层45接着可以被移除并且另一个掩膜层49可以如在图2E中所示的而形成。之后，执行另一个离子注入工艺47以在第二阱52内形成接触阱56。在说明的NMOS晶体管的例子中，接触阱56可由P型掺杂材料，诸如硼、二氟化硼等等所构成。再者，接触阱56可以具有约2e²⁰ions/cm³的掺杂浓度水平。这可以通过使用约2e¹⁵至5e¹⁵ions/cm²的注入剂量而达成。如同具有其它注入能量的注入工艺，该注入能量在该注入工艺47期间将视所注入的掺杂材料而变化。在该注入工艺47期间，以注入作说明的情形中，该注入能量可以从约3至10keV而变化。如同本领域技术人员在完全阅读本申请案后将会了解的，接触阱56、58可以在已经形成该第一及第二阱之后而形成，并且接触阱56、58可以以任一种顺序而形成。

接着，如同在图2F中所描绘的，晶体管32形成在衬底30的有源层30C内。描绘在图2F中所说明的晶体管32是由栅极绝缘层36、栅极电极34、侧壁间隔40及源极/漏极区域42所构成。各种已知的技术及材料可以使用在形成描绘在图2F中所说明的晶体管32的各种组件。例如，栅极绝缘层36可由二氧化硅所构成，栅极电极34可由掺杂的多晶硅所构成及该侧壁间隔40可由二氧化硅或氮化硅所构成。在说明的NMOS晶体管的例子中，该源极/漏极区域42可以掺杂有适当的N型掺杂材料，诸如砷或磷，并且该源极/漏极区域42可以使用传统延伸注入和源极/漏极注入而形成。因此，使用在形成该说明的晶体管32的特定材料及方法不应视为对本发明的限定，除非此类限定明确地在附加的权利要求中提出。再者，图2F并未描绘此类晶体管的所有的组件。例如，该源极/漏极区域42可具有形成在有源层30C上方的上升的部分(未显示)，和/或形成在该源极/漏极区域42和栅极电极34之上的金属硅化物区域42。然而，为了明确的目的，此类的细节并未作描绘。

接着，如同在图2F中所显示的，离子注入工艺51(如同由箭头所示)将透过掩膜层53而执行，以在基体衬底30A中的第二阱52之内形成源极/漏极阱54。源极/漏极阱54的深度54d从约10至90nm而变化。在该注入工艺完成之后，该源极/漏极阱54将由与使用在第二阱54的掺杂材料相同类型的掺杂材料所构成，但是在源极/漏极阱54内的掺杂材料的浓度水平将小于在第二阱52内的掺杂材料的浓度水平。在说明的NMOS晶体管的例子中，该源极/漏极阱54可以通过反掺杂技术而形成。尤其，在一个实施例中，该源极/漏极阱54可以通过将N型掺杂原子，例如在掺杂剂量范围从约4e¹¹至1e¹⁵ions/cm²的砷或磷，注入该P型掺杂的第二阱52内而形成。在注入工艺51的注入能量将视所注入的特定的掺杂种类而改变。在以注入磷为该掺杂材料作说明的实施例中，该注入工艺51的注入能量可以在约15至90keV之间做变化。而这将造成具有约10¹⁵至10¹⁷ions/cm³的P型掺杂浓度的源极/漏极阱54。

该源极/漏极阱54的目的在于减少在晶体管32的源极/漏极区域42下方的区域内的基体衬底30A中的掺杂浓度，由此减少源极/漏极区域42的结电容。使用在形成该源极/漏极阱54的注入工艺51可以在形成该器件的栅极电极34之后的任何时间执行。然而，通常该注入工艺51将在一个或一个以上的侧壁间隔40邻接该栅极电极34形成之后而执行。在形成该侧壁间隔40之后执行该注入工艺51有助于确保在该晶体管32的沟道区域44下方区域内的基体衬底30A仍然维持在相当高的掺杂浓度水平，例如约与该第二阱52的浓度水平相同。再者，在间隔形成之后执行该注入工艺51也有助于确保具有较低的掺杂浓度水平(相较于该第二阱52)的该源极/漏极阱54定位在该晶体管32的源极/漏极区域42的下方，并且与沟道区域44稍微隔开。该源极/漏极阱54的掺杂浓度水平应该尽可能地降低，并且该阱54的掺杂水平可以大于、小于或等于在基体衬底30A内的掺杂浓度水平。

之后，图2F的掩膜层53将被移除并且将执行传统的工艺技术以完成该晶体管32的形成。例如，如同在图2A中所显示的，绝缘材料31的膜层可以在有源层32的上方形成并且可以形成复数个源极/漏极接触46以提供对于源极/漏极区域42的电性连接。可以形成额外的接触60以提供对于第一阱50的电性连接，并且可以形成另一个接触62以提供对于该第二阱52的电性连接。

如同在此所描述的，某些不同的掺杂区域可以掺杂相同类型的掺杂材料，即N型或P型。例如，对于所说明的NMOS晶体管而言，第二阱52、基体衬底30A和源极/漏极阱54皆掺杂具有P型掺杂材料。然而，该各种掺杂的区域并不需要掺杂相同种类的掺杂材料，虽然在某些例子中它们是需要的。例如，在NMOS器件的例子中，基体衬底30A及第二阱52可以使用二氟化硼掺杂，而该源极/漏极阱54可以用硼掺杂。因此，使用在形成此处所描绘的各种注入区域的特定的种类不应视为本发明的限定，除非此类限定明确地在该附加的权利要求中所列举。再者，在此描绘的各种注入区域在注入工艺执行之后可以执行标准退火工艺，或者可以尽量以较低温度退火工艺来执行以限定所注入的掺杂材料的移动。

依据本发明的晶体管32的结构提供许多有用的优点。例如，当晶体管32关闭时，约为-0.1至-0.2伏特的负电压可以经由接触62施加至第二阱52，由此减少当器件32为关闭时的漏电流。此外，当晶体管32为开启时，该第二阱52可以借着经由接触62施加约0.1至1.0伏特的电压而正向偏压。通过施加此正向偏压至该阱52，晶体管32的驱动电流可以增加，由此倾向增加该晶体管32及结合此类晶体管的集成电路的整体操作速度。调节相同的晶体管使具有低的漏电流及高的驱动电流的能力是非常适合用于结合至低功率、高性能集成电路设计中。

图3A至3F以PMOS体晶体管32的实施例描绘本发明。在该PMOS器件的说明中，相对应的器件符号将使用于先前所描述的类似的组件。描绘在图3A至3F中的PMOS晶体管32通常可以通过使用与描绘在图2A至2F中的NMOS器件对应且相反类型的掺杂材料，而执行类似的注入工艺。更具体地，该PMOS晶体管32由栅极绝缘层36、栅极电极34、侧壁间隔40及源极/漏极区域43所构成。而且描绘在图3A图中的是形成在有源层30C内的绝缘区域48、形成在绝缘材料31的膜层内的复数个导电接触46及额外的接触60及62。如同在图3A中所描绘的，对于说明的PMOS器件而言，基体衬底30A可以掺杂有N型掺杂材料，诸如砷或磷，在约10¹²至10¹⁶ions/cm³的浓度水平。第一阱150、第二阱152、源极/漏极阱154及接触阱156、158依据此处所揭露的方法形成在基体衬底30A内。在说明的PMOS晶体管的例子中，第一阱150可以掺杂有P型掺杂材料，诸如硼或二氟化硼，在约10¹⁷至10²⁰ions/cm³的掺杂浓度水平。再者，在PMOS器件的例子中，第二阱152可以掺杂有N型掺杂材料，例如砷或磷，在约10¹⁶至10¹⁹ions/cm³的掺杂浓度水平。源极/漏极阱154可以通过此处更完全描述的各种反掺杂方法而形成，其中该源极/漏极阱54的最终浓度范围从约10¹⁴至10¹⁷ions/cm³的用于PMOS器件的N型掺杂材料。接触阱156可以掺杂有N型掺杂材料在相当高的浓度，例如2×10²⁰ions/cm³或者更高浓度。同样地，P型接触阱158可以掺杂具有类似浓度水平的P型掺杂原子例如硼、二氟化硼等等的。如同本领域技术人员在完全阅读本发明之后将会了解的，晶体管32的各种的组件(包含其中该组件的制造方式及材料结构)，对于本领域技术人员而言是众所周知的，因此不应视为对本发明的限定，除非此类的限定特别在附加的权利要求中提出。

描绘在图3A中用于形成该说明的PMOS晶体管32的一个说明的方法将参考图3B至3F而描述。首先，如同在图3B中所显示，掩膜层137形成在衬底30的有源层30C上方。之后，可以执行离子注入工艺135以在该基体衬底30A内形成第一阱150。第一阱150的深度150d可在约50至150nm之间变化。再者，在形成PMOS器件的情形中，离子注入工艺135可以使用P型掺杂材料，诸如硼、二氟化硼等等，在约5e¹⁰至1.5e¹⁴ions/cm²的掺杂剂量而执行。最终的第一阱150的掺杂浓度水平的范围约为10¹⁶至10¹⁹ions/cm³。在离子注入工艺135期间所使用的注入能量将视所注入的掺杂原子的种类而改变。在以注入硼为掺杂材料作说明的实施例中，该注入能量可以从约10至45keV而改变。

之后，如同在图3C中所显示，依据箭头所指示，将通过掩膜层141而执行另一个离子注入工艺139，以在基体衬底30A内形成第二阱152。第二阱152掺杂有掺杂材料，该掺杂材料与在第一阱150内所使用的掺杂材料类型相反。在所说明的PMOS晶体管的例子中，第二阱152可以掺杂有N型掺杂材料，诸如砷、磷等等。第二阱152的深度152d可从约40至100nm而变化。在一个说明的实施例中，第二阱152具有约10¹⁷至10²⁰ions/cm³的掺杂浓度。在形成NMOS器件的情况中，可以执行具有N型掺杂材，例如砷、磷等等，在约4e¹¹至1e¹⁵ions/cm²的掺杂剂量的离子注入工艺139。在该注入工艺139期间所使用的注入能量将视所注入的掺杂原子的种类而改变，在以注入砷为掺杂材料作说明的实施例中，该注入能量可以从约10至35keV而变化。

接着，如同在3D中所描绘的，依据箭头所指示，将通过掩膜层145而执行另一个离子注入工艺143以形成用于第一阱150的接触阱158。在PMOS晶体管的说明的例子中，该接触阱158可以掺杂有P型掺杂材料，诸如硼或二氟化硼，并且该接触阱158可以掺杂在相当高的浓度水平，例如约2e²⁰ions/cm³。这可以通过由使用约2e¹⁵至5e¹⁵ions/cm²的注入剂量而达成。如同其它的注入工艺，该注入能量将视在该注入工艺143期间所注入的掺杂材料而改变。在注入工艺143期间，以注入硼作说明的情况中，该注入能量可以从约3至10keV而变化。

之后，如同在图3E中所显示，将透过掩膜层149而执行另一个离子注入工艺147，以在第二阱152内形成接触阱156。在说明的PMOS晶体管的例子中，接触阱156可由N型掺杂材料，诸如砷、磷等等所构成。此外，接触阱156可以具有约2e²⁰ions/cm³的掺杂浓度水平。这可以通过使用约2e¹⁵至5e¹⁵ions/cm²的注入剂量而达成。如同其它的注入工艺，该注入能量在该注入工艺147期间将视所注入的掺杂材料而改变。在注入工艺147期间，以注入砷作说明的情形中，该注入能量可以从约10至20keV而做变化。如同本领域技术人员在完全阅读本申请案之后将会了解，接触阱156、158可以任一种顺序而形成。

接着，如同在图3F中所描绘的，晶体管32使用传统的制造技术及材料而形成在衬底30的有源层30C内。在所说明的PMOS晶体管的例子中，源极/漏极区域42可以掺杂有适当的P型掺杂材料，诸如硼或二氟化硼，并且该源极/漏极区域42可以使用传统延伸注入和源极/漏极注入而形成。

接着，如同在图3F中所显示的，离子注入工艺151(如同由箭头所指示)将透过掩膜层153而执行，以在基体衬底30A中的第二阱152之内形成源极/漏极阱154。该源极/漏极阱154的深度154d从约10至90nm而做变化。在该注入工艺完成之后，源极/漏极阱154将由与使用在第二阱154的掺杂材料类型相同的掺杂材料所构成，但是在源极/漏极阱154内的掺杂材料的浓度水平将小于在第二阱152内的掺杂材料的浓度水平。在所说明的PMOS晶体管的例子中，源极/漏极阱54可以通过反掺杂技术而形成。尤其，在一个实施例中，源极/漏极阱154可以通过将P型掺杂原子，例如硼或二氟化硼，在范围从约4e¹¹至1e¹⁵ions/cm²的掺杂浓度下注入该N型掺杂的第二阱152内而形成，注入工艺151的注入能量将视所注入的特定的掺杂种类而改变。在硼为掺杂材料作说明的例子中，注入工艺151的注入能量可以在约10至25keV之间变化，这将造成具有约10¹⁵至10¹⁷ions/cm³的N型掺杂浓度水平的源极/漏极阱154。类似于NMOS器件，用在形成源极/漏极阱154的注入工艺151可以在形成器件的栅极电极34后的任何时间形成。然而，通常注入工艺151将在形成一个或一个以上的邻接栅极电极34的侧壁间隔40后而执行。之后，图3F的掩膜层153将被移除并且可以执行传统的工艺技术以完成晶体管32的形成。

在此实施例中，当PMOS晶体管32为关闭时，约0.1至0.2伏特的正电压可以经由接触162施加至该第二阱152，由此减少当器件32为关闭时的漏电流。此外，当PMOS晶体管32为开启时，第二阱152可以借着经由接触162施加约-0.1至-1.0伏特的电压而负向地偏压。通过施加此负向偏压至阱152，可以增加PMOS晶体管32的驱动电流，由此倾向增加PMOS晶体管32及结合此类晶体管的集成电路的整体操作速度。

本发明一般是关于偏置型三阱完全耗尽绝缘体上硅结构及其制造与运用的各种方法。在一个说明的实施例中，该器件包括形成在SOI衬底上方的晶体管，SOI衬底是由基体衬底、掩埋绝缘层及有源层所构成，该基体衬底掺杂有第一类型掺杂材料，并且在基体衬底内形成第一阱，第一阱掺杂有与第一类型掺杂材料的类型相反的第二类型掺杂材料。该器件还包括形成在基体衬底中的第一阱内的第二阱，该第二阱掺杂有与该第一类型掺杂材料相同类型的掺杂材料，形成在第二阱上方的有源层内的晶体管、用于该第一阱的电接触和用于该第二阱的电接触。在另一个实施例中，该晶体管还包括复数个源极/漏极区域并且源极/漏极阱形成在基体衬底中每个该源极/漏极区域下方的第二阱内。该源极/漏极阱是由与该第一类型掺杂材料相同类型的掺杂材料所构成，但是该源极/漏极阱具有该第一类型掺杂材料的掺杂浓度水平，且此掺杂浓度水平小于第二阱内的第一类型掺杂材料的掺杂浓度水平。

在一个说明的实施例中，揭露一种在由基体衬底、掩埋绝缘层及有源层所形成的绝缘体上硅衬底上形成晶体管的方法，该基体衬底掺杂有第一类型掺杂材料。该方法包括：使用第二类型的掺杂材料执行第一离子注入工艺以在该基体衬底内形成第一阱区域，该第二类型的掺杂材料与该第一类型的掺杂材料的类型相反；使用相同于第一类型掺杂材料类型的掺杂材料执行第二离子注入工艺，以在基体衬底中第一阱内形成第二阱区域，晶体管形成在第二阱上方的有源层内；对于第一阱形成导电接触以及对于第二阱形成导电接触。在另一个实施例中，该方法还包括复数个源极/漏极区域并且其中该方法还包括使用与第一类型掺杂材料类型相反的掺杂材料执行第三离子注入工艺以在晶体管的复数个源极/漏极区域中的每一个源极/漏极区域下方的基体衬底内产生源极/漏极阱，该源极/漏极阱具有第一类型掺杂材料的掺杂浓度水平，且其掺杂浓度水平小于在第二阱中的第一类型掺杂材料的掺杂浓度水平。

上文所揭露的该特定的实施例仅为说明之用，对于从此处公开获益的本领域技术人员来讲，将轻易了解本发明可以以不同但等效的方式做修改及施行。例如，上文所提出的工艺步骤可以以不同的顺序来执行。再者，除了在下文的权利要求中所描述之外，本发明并非意在限定于此处所显示的结构或设计的细节上。因此很明显地上文所揭露的特定的实施例可以做变更或修改并且所有此类的改变皆视为涵盖于本发明的范畴及精神内。因此，此处所请求的保护是下文的权利要求中所提出的内容。