使用具有时变错误率的存储器的方向错误统计的自适应读电压调节

技术领域

本公开的实施例大体上涉及存储器子系统，且更具体地来说涉及使用具有时变错误率的存储器的方向错误统计的自适应读电压调节。

背景技术

存储器子系统可为存储系统、存储器模块或者存储装置和存储器模块的混合。存储器子系统可包含存储数据的一或多个存储器组件。存储器组件可为(例如)非易失性存储器组件和易失性存储器组件。通常，主机系统可利用存储器子系统以在存储器组件处存储数据并从存储器组件检索数据。

发明内容

在一个方面中，本申请提供了一种系统，其包括：存储器组件；及处理装置，其可操作地与所述存储器组件耦合，以：识别所述存储器组件的多个写到读延迟范围中的第一范围，其中所述第一范围表示多个写到读延迟时间且具有用于对所述存储器组件的具有落入所述第一范围内的写到读延迟时间的片段执行读操作的关联读电压电平；识别在所述第一范围的第一端处的第一组所述多个写到读延迟时间；确定对应于所述第一组所述多个写到读延迟时间的所述存储器组件的第一方向错误率以及对应于所述第一组所述多个写到读延迟时间的所述存储器组件的第二方向错误率；确定所述第一方向错误率与所述第二方向错误率之间的对应关系是否满足第一阈值标准；且响应于所述第一方向错误率与所述第二方向错误率之间的所述对应关系不满足所述第一阈值标准，修改与所述第一范围关联的所述读电压电平。

在另一个方面中，本申请提供了一种存储器子系统的操作方法，其包括：从主机系统接收读请求，所述读请求识别存储于存储器组件的片段中的数据；使用第一读电压电平对所述存储器组件的所述片段执行读操作；基于所述读操作，确定其中存储在所述请求中识别的所述数据的所述存储器组件的所述片段的写到读延迟时间；识别所述存储器组件的多个写到读延迟范围中的第一范围，其中所述第一范围表示多个写到读延迟时间，并且其中所述片段的所述写到读延迟时间落入所述第一范围内；且确定用于对所述存储器组件的所述片段执行读操作的第二读电压电平，其中基于在所述第一范围的第一边界处测量的第一方向错误率与在所述第一范围的所述第一边界处测量的第二方向错误率之间的对应关系来动态地调节所述第二读电压电平。

在又一个方面中，本申请提供了一种包括指令的非暂时性计算机可读存储介质，所述指令当由处理装置执行时致使所述处理装置执行以下项：识别存储器子系统中的存储器组件的多个写到读延迟范围中的第一范围，其中所述第一范围表示多个写到读延迟时间且具有用于对所述存储器组件的具有落入所述第一范围内的写到读延迟时间的片段执行读操作的关联读电压电平；识别在所述第一范围的第一端处的第一组所述多个写到读延迟时间；确定对应于所述第一组所述多个写到读延迟时间的所述存储器组件的第一方向错误率以及对应于所述第一组所述多个写到读延迟时间的所述存储器组件的第二方向错误率；确定所述第一方向错误率与所述第二方向错误率之间的对应关系是否满足第一阈值标准；且响应于所述第一方向错误率与所述第二方向错误率之间的所述对应关系不满足所述第一阈值标准，修改与所述第一范围关联的所述读电压电平。

附图说明

通过下面给出的详细描述以及通过本公开的各种实施例的附图，将更全面地理解本公开。

图1说明根据本公开的一些实施例的包含存储器子系统的实例性计算环境。

图2是根据本公开的一些实施例的基于具有时变错误率的存储器的经累积边界RBER统计来调节读电压电平的实例性方法的流程图。

图3A是说明根据本公开的一些实施例的作为三个读电压电平的写到读延迟的函数的位错误率的曲线图。

图3B是说明根据本公开的一些实施例的具有时变错误率的存储器的经累积边界原始位错误率统计的曲线图。

图4是根据本公开的一些实施例的确定在写到读延迟时间的范围的边界处的一组写到读延迟时间的错误率的实例性方法的流程图。

图5是根据本公开的一些实施例的使用基于边界错误统计而被动态地调节的读电压电平来执行读操作的实例性方法的流程图。

图6是根据本公开的一些实施例的基于具有时变错误率的存储器的经累积方向RBER统计来调节读电压电平的实例性方法的流程图。

图7是说明根据本公开的一些实施例的具有时变错误率的存储器的经累积方向原始位错误率统计的曲线图。

图8是根据本公开的一些实施例的确定写到读延迟时间的范围的一组写到读延迟时间的方向错误率的实例性方法的流程图。

图9是根据本公开的一些实施例的使用基于方向错误统计而被动态地调节的读电压电平来执行读操作的实例性方法的流程图。

图10是其中可操作本公开的实施例的实例性计算机系统的框图。

具体实施方式

本公开的方面是针对用于具有时变错误率的存储器子系统中的存储器的自适应读电压调节。存储器子系统可为存储装置、存储器模块或者存储装置和存储器模块的混合。下面结合图1描述存储装置和存储器模块的实例。通常，主机系统可利用包含一或多个存储器组件的存储器子系统。主机系统可提供将被存储在存储器子系统处的数据，并且可请求将从存储器子系统被检索的数据。

存储器子系统可包含可存储来自主机系统的数据的多个存储器组件。根据实施方案，每一存储器组件可包含相同类型或不同类型的介质。介质的实例包含(但不限于)非易失性存储器和基于闪存的存储器的交叉点阵列，诸如单级单元(SLC)存储器、多级单元(MLC)存储器、三级单元(TLC)存储器或四级单元(QLC)存储器。不同类型的介质的特性可随介质类型的不同而改变。与存储器组件关联的特性的一个实例是数据密度。数据密度对应于可存储于存储器组件的每一存储单元中的数据量(例如，数据位)。使用基于闪存的存储器的实例，QLC存储器可存储四位数据，而SLC存储器可存储一位数据。因此，包含QLC存储单元的存储器组件将比包含SLC存储单元的存储器组件具有更高的数据密度。存储器组件的特性的另一实例是存取速度。存取速度对应于存储器组件存取存储于存储器组件处的数据的时间量。

存储器组件的其它特性可与存储器组件存储数据的耐久性关联。当将数据写入存储器组件的存储单元及/或从存储器组件的存储单元擦除数据时，存储单元可在某种程度上被损坏。随着对存储单元执行的写操作和/或擦除操作的次数增加，存储于存储单元处的数据包含错误的概率增加且存储单元被逐渐损坏。与存储器组件的耐久性关联的特性是对存储器组件的存储单元执行的写操作的数目或编程/擦除操作的数目。增加读操作和写操作的数目可导致存储于存储单元处的数据的较高错误率。这可增加对错误恢复操作的使用，所述错误恢复操作包含(但不限于)对存储单元执行的后续数据操作(例如，读和/或写)的读重试(即，再次感测存储器组件)和RAID(独立磁盘冗余阵列)。增加对错误恢复操作的使用可导致常规存储器子系统的性能降低。另外，随着存储单元或数据块的错误率继续增加，这甚至可超过存储器子系统的错误恢复能力，从而导致不可恢复的数据丢失。此外，由于存储器子系统的更多资源被用于执行错误恢复操作，因此可用于执行其它读操作或写操作的资源较少。

因此，当对数据块执行阈值数目个读操作和/或写操作时，存储器子系统可执行数据完整性检查(在本文也被称为“扫描”)以验证存储于数据块处的数据保持在足够的可靠性水平。在数据完整性检查期间，调用读操作和/或写操作的集合，且针对存储于数据块处的数据确定一或多个可靠性统计。可靠性统计的一个实例是原始位错误率(RBER)。RBER可被定义为错误位的数目与存储于数据块中的所有数据位的数目的比率。

对于某些存储器类型(即，对于采用某些类型的存储介质的存储器子系统)，错误率可随时间改变。具体来说，一些非易失性存储器(例如，NAND、相变等)具有作为时间的函数而移动的阈值电压(Vt)分布。在给定读电平(即，作为读操作的一部分而被施加到存储单元的电压)下，如果Vt分布移动，那么RBER也可受到影响。对于时间实例处的任何Vt分布，可存在使预期RBER最小化的最优读电平(或读电平范围)。具体来说，Vt分布和RBER可为写到读(W2R)延迟(即，在将数据写入存储器组件时与从存储器组件读取数据时之间经过的时间段)的函数。由于RBER的该时变特性以及存储器中的其它噪声机制，单个读电平可不足以实现满足某些系统可靠性目标的错误率。因此，某些存储器子系统可具有多个经预编程读电压电平，每一者对应于W2R延迟时间的不同范围。例如，第一读电压电平可用于读取具有落入第一对应范围内的W2R延迟时间的数据，而第二读电压电平可用于读取具有落入第二对应范围内的W2R延迟时间的数据，等等。

在许多常规存储器子系统中，用于W2R延迟时间的每一范围的读电压电平被预编程且在使用底层存储器组件期间从不被调节。这些经预编程读电压电平在生产期间可不被设置为最优值，或者在存储器组件的寿命期间可不保持为最优，从而导致错误率增加。举例来说，Vt分布可不断地受到自身或邻近单元、电路噪声、温度等干扰的影响，这意味着最优读电压也应相应地改变。还可能的是，由于存储单元上的磨损以及存储单元的物理特性和/或电特性的改变，最优读电压可随时间逐渐偏移。次优读电压电平的使用可导致部分写效应、增加的RBER和高读重试触发率。这可导致存储器子系统的性能降低以及存储器子系统的功耗增加。系统带宽和其它资源也可被占用延长的时间段，从而防止将那些资源用于其它功能。

本公开的方面通过利用基于具有时变错误率的存储器的经累积方向RBER统计的自适应动态读电压调节方案来解决上述和其它缺陷。在一个实施方案中，存储器子系统识别存储器组件的多个写到读延迟范围中的第一范围，其中第一范围表示多个写到读延迟时间且具有用于对存储器组件的具有落入第一范围内的写到读延迟时间的片段执行读操作的关联读电压电平。存储器子系统进一步识别在第一范围的第一端处(即，第一边界处)的第一组多个写到读延迟时间，并且确定对应于第一组写到读延迟时间的存储器组件的第一方向错误率以及对应于第一组写到读延迟时间的存储器组件的第二方向错误率。在其它实施方案中，存储器子系统可使用方向失败位计数，所述方向失败位计数被定义为在给定方向上错误的位的数目(例如，被写入为逻辑0但被读取为逻辑1的位或者被写入为逻辑1但被读取为逻辑0的位)。根据实施方案，如果逻辑0和逻辑1的数目可被假设为在存取单元的集合中平衡，则方向错误率可在很大程度上等同于方向失败位计数。因此，可使用任一度量。存储器子系统确定第一方向错误率与第二方向错误率之间的对应关系(例如，第一方向错误率与第二方向错误率的比率、第一方向错误率与第二方向错误率之间的差等)是否满足第一阈值标准，所述第一阈值标准(例如)可基于存储器子系统的期望可靠性和性能特性。如果第一方向错误率与第二方向错误率之间的对应关系满足第一阈值标准，则存储器子系统可将读电压电平维持在当前电平。或者，响应于第一方向错误率与第二方向错误率之间的对应关系不满足第一阈值标准，存储器子系统可根据需要修改与第一范围关联的读电压电平。

本文描述的读电压调节方案允许调节可最初被设置为次优或可随时间变得次优的生产微调值。调节用于不同范围的W2R延迟时间的读电压电平可使各种干扰对存储器组件的有害影响最小化并且降低读重试触发率，从而提高存储器子系统中的吞吐量和等待时间。另外，读电压调节可减少部分写效应并且降低存储器子系统无法满足主机系统的可靠性目标的风险。最后，降低RBER可提高性能、降低与错误校正/恢复操作关联的功耗，并且为其它功能释放系统资源。因此，存储器控制器可在较少的时间用于执行错误校正操作，从而在较多的时间允许控制器处理存储器组件的其它数据存取操作。

图1说明根据本公开的一些实施例的包含存储器子系统110的实例性计算环境100。存储器子系统110可包含介质，诸如存储器组件112A至112N。存储器组件112A至112N可为易失性存储器组件、非易失性存储器组件或其组合。存储器子系统110可为存储装置、存储器模块或者存储装置和存储器模块的混合。存储装置的实例包含固态驱动器(SSD)、闪存驱动器、通用串行总线(USB)闪存驱动器、嵌入式多媒体控制器(eMMC)驱动器、通用闪存(UFS)驱动器和硬盘驱动器(HDD)。存储器模块的实例包含双列直插式存储器模块(DIMM)、小外形DIMM(SO-DIMM)和非易失性双列直插式存储器模块(NVDIMM)。

计算环境100可包含主机系统120，其耦合到一或多个存储器子系统110。在一些实施例中，主机系统120耦合到不同类型的存储器子系统110。图1说明主机系统120耦合到一个存储器子系统110的一个实例。主机系统120使用存储器子系统110，(例如)以将数据写入存储器子系统110并从存储器子系统110读取数据。如本文所使用，“耦合到”通常是指组件之间的连接，其可为间接通信连接或直接通信连接(例如，没有介入组件)，无论是有线还是无线，包含(诸如)电、光、磁等的连接。

主机系统120可为计算装置，诸如台式计算机、膝上型计算机、网络服务器、移动装置、嵌入式计算机(例如，包含于交通工具、工业设备或联网商业装置中的嵌入式计算机)，或包含存储器和处理装置的此计算装置。主机系统120可包含或耦合到存储器子系统110，使得主机系统120可从存储器子系统110读取数据或将数据写入存储器子系统110。主机系统120可经由物理主机接口耦合到存储器子系统110。如本文所使用，“耦合到”通常是指组件之间的连接，其可为间接通信连接或直接通信连接(例如，没有介入组件)，无论是有线还是无线，包含(诸如)电、光、磁等的连接。物理主机接口的实例包含(但不限于)串行高级技术附件(SATA)接口、外围组件互连快速(PCIe)接口、通用串行总线(USB)接口、光纤通道、串行连接SCSI(SAS)等。物理主机接口可用于在主机系统120和存储器子系统110之间传输数据。主机系统120可进一步利用NVM快速(NVMe)接口，以在存储器子系统110通过PCIe接口与主机系统120耦合时存取存储器组件112A至112N。物理主机接口可提供用于在存储器子系统110与主机系统120之间传递控制、地址、数据和其它信号的接口。

存储器组件112A至112N可包含不同类型的非易失性存储器组件和/或易失性存储器组件的任何组合。非易失性存储器组件的实例包含负与(NAND)型闪速存储器。存储器组件112A至112N中的每一者可包含存储单元的一或多个阵列，诸如单级单元(SLC)或多级单元(MLC)(例如，三级单元(TLC)或四级单元(QLC))。在一些实施例中，特定存储器组件可包含存储单元的SLC部分和MLC部分两者。存储单元中的每一者可存储主机系统120所使用的一或多个数据位(例如，数据块)。尽管描述了诸如NAND型闪速存储器的非易失性存储器组件，但是存储器组件112A至112N可基于诸如易失性存储器的任何其它类型的存储器。在一些实施例中，存储器组件112A至112N可为(但不限于)随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、相变存储器(PCM)、磁随机存取存储器(MRAM)、负或(NOR)闪速存储器、电可擦除可编程只读存储器(EEPROM)以及非易失性存储单元的交叉点阵列。非易失性存储器的交叉点阵列可结合可堆叠交叉网格化数据存取阵列，基于体电阻的变化来执行位存储。此外，与许多基于闪存的存储器相比，交叉点非易失性存储器可执行原位写操作，其中可在不预先擦除非易失性存储单元的情况下对非易失性存储单元进行编程。此外，存储器组件112A至112N的存储单元可被分组为存储器页或数据块，其可指代用于存储数据的存储器组件的单元。数据块可被进一步分组为存储器组件112A至112N中的每一者上的一或多个平面，其中可同时在所述平面的每一者上执行操作。来自不同平面的对应数据块可在跨越多个平面的条带中彼此关联。

存储器系统控制器115(下文中被称为“控制器”)可与存储器组件112A至112N通信以执行诸如在存储器组件112A至112N处读取数据、写入数据或擦除数据的操作及其它此些操作。控制器115可包含诸如一或多个集成电路和/或分立元件的硬件、缓冲存储器或其组合。控制器115可为微控制器、专用逻辑电路(例如，现场可编程门阵列(FPGA)、专用集成电路(ASIC)等)或其它合适的处理器。控制器115可包含处理器(处理装置)117，其经配置以执行存储于本地存储器119中的指令。在所说明的实例中，控制器115的本地存储器119包含嵌入式存储器，其经配置以存储用于执行控制存储器子系统110的操作(包含处理存储器子系统110与主机系统120之间的通信)的各种过程、操作、逻辑流程和例程的指令。在一些实施例中，本地存储器119可包含存储存储器指针、被取出的数据、计数器118等的存储器寄存器。本地存储器119还可包含用于存储微代码的只读存储器(ROM)。尽管已经将图1中的实例性存储器子系统110说明为包含控制器115，但在本公开的另一实施例中，存储器子系统110可不包含控制器115，而是可依赖于外部控制(例如，由外部主机或由与存储器子系统分离的处理器或控制器提供)。

通常，控制器115可从主机系统120接收命令或操作，并且可将所述命令或操作转换成指令或适当命令以实现对存储器组件112A至112N的期望存取。控制器115可负责其它操作，诸如损耗均衡操作、垃圾收集操作、错误检测及错误校正码(ECC)操作、加密操作、高速缓存操作以及与存储器组件112A至112N关联的逻辑块地址与物理块地址之间的地址转换。控制器115可进一步包含主机接口电路，以经由物理主机接口与主机系统120通信。主机接口电路可将从主机系统接收的命令转换成命令指令以存取存储器组件112A至112N，以及将与存储器组件112A至112N关联的响应转换成用于主机系统120的信息。

存储器子系统110还可包含未说明的额外电路或组件。在一些实施例中，存储器子系统110可包含高速缓存或缓冲器(例如，DRAM)和地址电路(例如，行解码器和列解码器)，其可从控制器115接收地址并解码所述地址以存取存储器组件112A至112N。

存储器子系统110包含读电压调节组件113，其可用于执行方向RBER计算并调节存储器组件112A至112N的数据块的读电压电平。在一个实施例中，读电压调节组件113识别存储器组件(诸如存储器组件112A至112N中的一者)的多个写到读延迟范围中的第一范围。第一范围表示多个写到读(W2R)延迟时间且具有用于对存储器组件的具有落入第一范围内的W2R延迟时间的片段执行读操作的关联读电压电平。读电压调节组件113可进一步识别在第一范围的第一端处(即，在第一边界处)的第一组多个写到读延迟时间，并且确定对应于第一组多个写到读延迟时间的存储器组件的第一方向错误率以及对应于第一组多个写到读延迟时间的存储器组件的第二方向错误率。读电压调节组件113可确定第一方向错误率与第二方向错误率之间的对应关系是否满足第一阈值标准，所述第一阈值标准可(例如)基于存储器子系统的期望可靠性和性能特性。如果对应关系满足第一阈值标准，则读电压调节组件113可将读电压电平维持在当前电平。然而，响应于第一错误率与第二错误率之间的对应关系不满足第一阈值标准，读电压调节组件113可根据需要修改与第一范围关联的读电压电平，以使得对应关系(例如，比率)在由第一阈值标准定义的目标比率的阈值量内。下面描述关于读电压调节组件113的操作的进一步细节。

图2是根据本公开的一些实施例的基于具有时变错误率的存储器的经累积边界RBER统计来调节读电压电平的实例性方法的流程图。方法200可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路、专用逻辑、可编程逻辑、微代码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)或其组合。在一些实施例中，方法200由图1的读电压调节组件113执行。尽管以特定顺序或次序展示，但除非另有说明，否则可修改所述过程的次序。因此，所说明的实施例应当仅被理解为实例，并且可以以不同次序执行所说明的过程且可并行执行一些过程。此外，可在各种实施例中省略一或多个过程。因此，并非在每一实施例中都需要所有过程。其它过程流程也是可能的。

在操作210，处理逻辑识别存储器组件的多个写到读延迟范围中的第一范围(例如，W2R范围310)，其中第一范围表示多个写到读延迟时间且具有用于对存储器组件的具有落入第一范围内的写到读延迟时间的片段执行读操作的关联读电压电平(例如，读电平1)，如图3A所展示。图3A是说明根据本公开的一些实施例的作为三个读电压电平的写到读(W2R)延迟的函数的位错误率(BER)的曲线图300。如本文所描述，Vt分布可随时间偏移。举例来说，对于给定读电压电平(诸如第一读电压电平(被标记为读电平1))，使用该读电压电平执行读操作时所经历的位错误率可由于Vt分布的移动而作为时间的函数改变。类似地，第二读电压电平(被标记为读电平2)或第三读电压电平(被标记为读电平3)的对应位错误率也作为时间的函数改变。在这些或其它情况下，Vt分布和位错误率可为W2R延迟的函数。曲线图300展示三个读电压电平中的每一者对应于W2R延迟时间的不同范围，诸如W2R范围310、W2R范围320和W2R范围330，其可为来自存储器子系统规范的设计目标。在其它实施例中，可存在任何其它数目个W2R延迟时间范围和关联读电压电平。在曲线图300中，对于使用指定读电压电平执行的读操作，显示经测量BER。举例来说，BER曲线312表示针对使用读电平1对不同W2R延迟时间的片段执行的读操作测量的BER，BER曲线322表示针对使用读电平2对不同W2R延迟时间的片段执行的读操作测量的BER，并且BER曲线332表示针对使用读电平3对不同W2R延迟时间的片段执行的读操作测量的BER。从曲线图300可明显看出，对于对存储器组件的具有落入W2R范围310内的W2R延迟时间的片段执行的读操作，使用读电平1导致较低的BER，对于对存储器组件的具有落入W2R范围320内的W2R延迟时间的片段执行的读操作，使用读电平2导致较低的BER，并且对于对存储器组件的具有落入W2R范围330内的W2R延迟时间的片段执行的读操作，使用读电平3导致较低的BER。曲线图300还说明对于单个读电平(例如，读电平2)，BER在较低W2R延迟时间(即，W2R范围310)和较高W2R延迟时间(即，W2R范围330)处增加。可在存储器组件的生产期间设置读电平1、读电平2和读电平3的值，但是由于时间的推移以及与存储器组件的使用关联的其它因素，所述读电平1、读电平2和读电平3的值可在某点处变为次优。基于经累积边界RBER统计来调节读电压电平可使那些读电压电平回到其中针对W2R延迟时间的对应范围优化(或至少降低)BER的点。

再次参考图2，在操作220，处理逻辑识别第一范围(即，W2R范围310)的第一端(即，边界)处的第一组314多个写到读延迟时间以及第一范围的第二端(即，边界)处的第二组316多个写到读延迟时间，如图3B所说明。图3B是说明根据本公开的一些实施例的具有时变错误率的存储器的经累积边界RBER统计的曲线图350。在一个实施方案中，第一组314包含W2R范围310中的小的一组最低W2R延迟时间，并且第二组包含W2R范围310中的小的一组最高W2R延迟时间。W2R范围320可类似地具有第一组324和第二组326，并且W2R范围330可具有第一组334和第二组336。第一组314和第二组316的大小可为可配置参数并且可包含固定数目个W2R延迟时间(例如，W2R范围310中的5个最低W2R延迟时间或5个最高W2R延迟时间)或W2R范围310中的所有W2R延迟时间的百分比(例如，最低1％或最高1％)。在一个实施方案中，可根据其中曲线312和曲线322相交的点来设置W2R范围310和W2R范围320之间的边界，并且可根据其中曲线322和曲线332相交的点来设置W2R范围320和W2R范围330之间的边界。由于错误率可因为关联存储单元的物理变化、损耗水平、温度等随时间改变，因此这些边界也可随时间偏移以优化BER。另外，改变系统设计目标也可影响这些边界的位置。

再次参考图2，在操作230，处理逻辑确定对应于第一组314多个写到读延迟时间的存储器组件的第一错误率以及对应于第二组316多个写到读延迟时间的存储器组件的第二错误率。在一个实施方案中，读电压调节组件113执行存储器组件的数据完整性扫描以确定每一片段(例如，数据块)的错误率。在扫描期间，读电压调节组件113识别一或多个可靠性统计，诸如被定义为错误位的数目与存储于数据块中的所有数据位的数目的比率的原始位错误率(RBER)。在一个实施例中，在扫描期间，读电压调节组件113写入原始码字(即，一系列固定数目个位)且从数据块读取所述原始码字(即，一系列固定数目个位)，其中受控W2R延迟落入第一组314或第二组316中。读电压调节组件113可将原始码字应用于错误校正码(ECC)解码器以生成经解码码字并将经解码码字与原始码字进行比较。读电压调节组件113可对经解码码字和原始码字之间的翻转位的数目进行计数，其中翻转位(即错误)的数目与码字中的位的总数目的比率表示RBER。读电压调节组件113可针对其中W2R延迟均匀地分布在314和316上的额外码字重复该过程，直到已经扫描了整个块为止。在另一实施方案中，读电压调节组件113可利用各种计数器118来确定错误率，如关于图4更详细地描述。

在操作240，处理逻辑确定第一错误率与第二错误率之间的对应关系是否满足第一阈值标准。在一个实施方案中，读电压调节组件113确定第一错误率与第二错误率的比率并且将该比率与目标比率进行比较。在一个实施方案中，目标比率可为一，使得期望第一错误率尽可能地接近第二错误率。因此，读电压调节组件113可将第一错误率与第二错误率进行比较并确定第一错误率是否在第二错误率的阈值量内。如果比率足够接近一(即，如果第一错误率与第二错误率之间的差在阈值量内)，则读电压调节组件113可确定满足阈值标准。在其它实施方案中，目标比率可为鉴于存储器子系统的期望可靠性和性能要求而设置的某一其它值。举例来说，在一些情况下，可优选的是，将基于存储器子系统的整个W2R范围来优化一个特定读电平。在另一实施方案中，可期望特定W2R范围的第一边界处的第一错误率低于第二边界处的第二错误率，反之亦然。因此，目标比率可具有不同于一的某一值。如果比率足够接近目标比率(即，如果比率在目标比率的阈值量内)，则读电压调节组件113可确定满足阈值标准。

在操作250，响应于第一错误率与第二错误率之间的对应关系满足第一阈值标准，处理逻辑将与第一范围关联的读电压电平维持在当前电平。在操作260，响应于第一错误率与第二错误率之间的对应关系不满足第一阈值标准，处理逻辑修改与第一范围关联的读电压电平。在一个实施方案中，读电压调节组件113可调节读电压电平以致使第一错误率与第二错误率的比率满足第一阈值标准。这可包含(例如)将读电压电平增大或减小特定量、重新测量每一边界处的错误率，并且确定是否使比率更接近目标比率。读电压调节组件113可重复该迭代过程直到满足阈值标准为止。一旦确定了适当的经修改读电压电平，则读电压调节组件113可存储该读电压电平以用于针对具有落入对应范围内的W2R延迟的数据的未来读操作。

图4是根据本公开的一些实施例的确定在写到读延迟时间的范围的边界处的一组写到读延迟时间的错误率的实例性方法的流程图。方法400可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路、专用逻辑、可编程逻辑、微代码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)或其组合。在一些实施例中，方法400由图1的读电压调节组件113执行。尽管以特定顺序或次序展示，但除非另有说明，否则可修改所述过程的次序。因此，所说明的实施例应当仅被理解为实例，并且可以以不同次序执行所说明的过程且可并行执行一些过程。此外，可在各种实施例中省略一或多个过程。因此，并非在每一实施例中都需要所有过程。其它过程流程也是可能的。

在操作410，处理逻辑监视对存储器组件的具有落入第一组(例如，314和/或316)多个写到读延迟时间内的写到读延迟时间的片段执行的读操作。在一个实施方案中，读电压调节组件113可从主机系统120接收用于执行读操作的请求，执行任何地址映射操作以识别存储器中读操作所针对的物理地址，并且确定该地址的对应W2R延迟时间。W2R延迟时间可表示将数据写入物理地址时的第一时间与从主机系统120接收读请求时的第二时间之间的差。取决于实施方案，可基于当前时间和时间戳(指示写时间)之间的差来计算W2R延迟时间，所述时间戳可与存储器组件上的物理地址处的数据一起存储或者存储于与存储器组件分离的某一其它数据存储中(例如，存储于本地存储器119中)，或者可由读电压调节组件113以其它方式来计算所述W2R延迟时间。在另一实施方案中，未从主机系统120接收实际读操作，而是读电压调节组件113可有意地发出读取已知具有适当W2R延迟时间的数据的请求。尽管关于第一组(例如，314)第一范围(例如，W2R范围310)的W2R延迟时间描述了方法400的操作，但是可针对不同组(例如，316)或针对不同范围(例如，W2R范围320或330)执行相同或类似操作。

在操作420，处理逻辑响应于在读操作中检测到的每一失败位来递增计数器118中的第一计数器。对于落入经识别组314内的读取，读电压调节组件113读取原始码字，将码字应用于错误校正码(ECC)解码器以生成经解码码字并将经解码码字与原始码字进行比较。读电压调节组件113可响应于在经解码码字中翻转的每一位而递增第一计数器。在操作430，处理逻辑响应于在读操作中解码的每一码字中的每一位来递增计数器118中的第二计数器。

在操作440，处理逻辑确定第一计数器的值是否满足与样本大小有关的第二阈值标准。为了确保经确定错误率在统计上相关且不仅仅是异常值，读电压调节组件113可继续收集数据，直到已经解码了阈值数目个失败位为止，其中阈值数目个失败位表示足够的样本大小。一旦已经达到阈值数目，则读电压调节组件113可确定已经满足第二阈值标准。在操作450，响应于第一计数器的值满足第二阈值标准，处理逻辑根据第一计数器的值与第二计数器的值的比率来确定错误率。

在一个实施方案中，方法400的操作被执行两次以确定关于方法200描述的第一边界错误率和第二边界错误率。举例来说，处理逻辑可确定执行方法400的操作一次，以确定对应于在给定写到读范围310的第一边界314处写入的位的错误率，并且再次确定对应于在写到读范围310的第二边界316处写入的位的错误率。

图5是根据本公开的一些实施例的使用基于边界错误统计而被动态地调节的读电压电平来执行读操作的实例性方法的流程图。方法500可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路、专用逻辑、可编程逻辑、微代码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)或其组合。在一些实施例中，方法500由图1的读电压调节组件113执行。尽管以特定顺序或次序展示，但除非另有说明，否则可修改所述过程的次序。因此，所说明的实施例应当仅被理解为实例，并且可以以不同次序执行所说明的过程且可并行执行一些过程。此外，可在各种实施例中省略一或多个过程。因此，并非在每一实施例中都需要所有过程。其它过程流程也是可能的。

在操作510，处理逻辑从主机系统120或从存储器子系统110的某一其它组件接收读请求。在一些实施方案中，读请求识别存储于存储器组件的片段中的数据。片段可为存储器组件的任何物理部分或逻辑部分，诸如(例如)数据块。

在操作520，处理逻辑使用第一读电压电平对存储器组件的片段执行读操作，解码存储于片段处的数据，并且确定其中存储在请求中识别的数据的存储器组件的片段的写到读延迟时间。在一个实施方案中，读电压调节组件默认使用存储器子系统中可用的最低读电压电平(例如，读电平1)来执行读操作。如果可成功地解码使用第一读电压电平读取的数据，则读电压调节组件113可读取与存储器组件上的数据一起存储的时间戳，所述时间戳指示何时将数据写入片段。如果未能够成功地解码使用最低读电压电平读取的数据，则处理逻辑可尝试使用不同的读电压电平(例如，读电平2)再次读取数据。处理逻辑可重复该过程，直到能够成功地解码数据为止。在成功地解码数据后，读电压调节组件113可确定时间戳所指示的写时间与当前时间(或在操作510接收读请求时的时间)之间的差，其中所述差表示W2R延迟。在某些情况下，可在不读取对应片段的情况下确定W2R延迟。举例来说，如果写时间戳被存储在别处(诸如在本地存储器119中)或者如果控制器115发出在写操作和读操作之间具有已知有意延迟时间的写操作和读操作，则读电压调节组件113可在读取片段之前确定W2R延迟。在这些情况下，读电压调节组件113可使用对应于已知W2R延迟的不同读电压电平(例如，读电平2或读电平3)来执行读操作。在一个实施方案中，无论第一读电压电平为读电平1、读电平2还是读电平3，基于在第一范围的第一边界处测量的第一错误率与在第一范围的第二边界处测量的第二错误率之间的对应关系来动态地调节读电压电平。在一个实施方案中，可根据上文关于图2描述的过程来调节读电压电平的实际值。

在操作530，处理逻辑识别存储器组件的多个写到读延迟范围中的第一范围，其中第一范围表示多个写到读延迟时间，并且其中片段的写到读延迟时间落入第一范围内。在操作540，处理逻辑确定将被用于对存储器组件的具有落入第一范围内的写到读延迟时间的片段执行读操作的最优读电压电平，其中基于在第一范围的第一边界处测量的第一错误率与在第一范围的第二边界处测量的第二错误率之间的对应关系来动态地调节最优读电压电平。举例来说，对于落入W2R范围310内的W2R延迟时间，读电压调节组件可根据数据结构、映射表、寄存器等确定对应的最优读电压电平(即，读电平1)。

在操作550，处理逻辑任选地使用在操作540确定的最优读电压电平对存储器组件的片段执行任何额外读操作。在一个实施例中，执行读操作可包含将具有经确定读电压电平的信号应用于待读取的一或多个存储单元并确定存储单元的状态，其中可解码该状态以提供存储于其中的数据。

图6是根据本公开的一些实施例的基于具有时变错误率的存储器的经累积方向RBER统计来调节读电压电平的实例性方法的流程图。方法600可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路、专用逻辑、可编程逻辑、微代码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)或其组合。在一些实施例中，方法600由图1的读电压调节组件113执行。尽管以特定顺序或次序展示，但除非另有说明，否则可修改所述过程的次序。因此，所说明的实施例应当仅被理解为实例，并且可以以不同次序执行所说明的过程且可并行执行一些过程。此外，可在各种实施例中省略一或多个过程。因此，并非在每一实施例中都需要所有过程。其它过程流程也是可能的。

在操作610，处理逻辑识别存储器组件的多个写到读延迟范围中的第一范围(例如，W2R范围310)，其中第一范围表示多个写到读延迟时间且具有用于对存储器组件的具有落入第一范围内的写到读延迟时间的片段执行读操作的关联读电压电平(例如，读电平1)，如图3A所展示。可在存储器组件的生产期间设置读电平1、读电平2和读电平3的值，但是由于时间的推移以及与存储器组件的使用关联的其它因素，所述读电平1、读电平2和读电平3的值可在某点处变为次优。基于经累积方向RBER统计来调节读电压电平可使那些读电压电平回到其中针对W2R延迟时间的对应范围优化(或至少降低)BER的点。

再次参考图6，在操作620，处理逻辑识别第一范围(即，W2R范围310)的第一端(即，边界)处的第一组714多个写到读延迟时间，如图7所说明。图7是说明根据本公开的一些实施例的具有时变错误率的存储器的经累积方向RBER统计的曲线图700。在一个实施方案中，第一组714包含W2R范围710中的小的一组最低W2R延迟时间。W2R范围320可类似地具有第一组724，并且W2R范围330可具有第一组734。第一组714的大小可为可配置参数并且可包含固定数目个W2R延迟时间(例如，W2R范围310中的5个最低W2R延迟时间)或W2R范围310中的所有W2R延迟时间的百分比(例如，最低1％)。在一个实施方案中，可根据其中曲线312和曲线322相交的点来设置W2R范围310和W2R范围320之间的边界，并且可根据其中曲线322和曲线332相交的点来设置W2R范围320和W2R范围330之间的边界。由于错误率可因为关联存储单元的物理变化、损耗水平、温度等随时间改变，因此这些边界也可随时间偏移以优化BER。另外，改变系统设计目标也可影响这些边界的位置。

再次参考图6，在操作630，处理逻辑确定对应于第一组714多个写到读延迟时间的存储器组件的第一方向错误率以及对应于第一组714多个写到读延迟时间的存储器组件的第二方向错误率。在一个实施方案中，方向错误率与在第一状态中被编程且被错误地读取为第二状态的位的数目有关。因此，第一方向错误率可(例如)与被写入为逻辑‘0’且被错误地读取为逻辑‘1’的位的数目除以被写入在经测量片段中的逻辑‘0’位的总数目有关。类似地，第二方向错误率可(例如)与被写入为逻辑‘1’且被错误地读取为逻辑‘0’的位的数目除以被写入在经测量片段中的逻辑‘1’位的总数目有关。在其它实施方案中，第一方向错误率和第二方向错误率可被反转。在另一实施方案中，处理逻辑确定方向失败位计数，而不是对应方向错误率。

在一个实施方案中，读电压调节组件113执行存储器组件的数据完整性扫描以确定每一片段(例如，数据块)的错误率。在扫描期间，读电压调节组件113识别一或多个可靠性统计，诸如方向错误率。在一个实施例中，在扫描期间，读电压调节组件113写入原始码字(即，一系列固定数目个位)且从数据块读取所述原始码字(即，一系列固定数目个位)，其中受控W2R延迟落入第一组714中。读电压调节组件113可将码字应用于错误校正码(ECC)解码器以生成经解码码字并将经解码码字与原始码字进行比较。读电压调节组件113可对经解码码字与原始码字之间的翻转位的数目进行计数，从而进一步获得两个方向的方向错误率。读电压调节组件113可针对额外码字重复该过程，直到已经扫描了整个块为止。在另一实施方案中，读电压调节组件113可利用各种计数器118来确定错误率，如关于图8更详细地描述。

在操作640，处理逻辑确定第一方向错误率与第二方向错误率之间的对应关系是否满足第一阈值标准。在一个实施方案中，读电压调节组件113确定第一方向错误率与第二方向错误率的比率并且将该比率与目标比率进行比较。在一个实施方案中，目标比率可为一，使得期望第一方向错误率尽可能地接近第二方向错误率。因此，读电压调节组件113可将第一方向错误率与第二方向错误率进行比较并确定第一方向错误率是否在第二方向错误率的阈值量内。如果比率足够接近一(即，如果第一方向错误率与第二方向错误率之间的差在阈值量内)，则读电压调节组件113可确定满足阈值标准。在其它实施方案中，目标比率可为鉴于存储器子系统的期望可靠性和性能要求而设置的某一其它值。举例来说，在一些情况下，可期望第一方向错误率低于第二方向错误率，反之亦然。因此，目标比率可具有不同于一的某一值。如果比率足够接近目标比率(即，如果比率在目标比率的阈值量内)，则读电压调节组件113可确定满足阈值标准。

在操作650，响应于第一方向错误率与第二方向错误率之间的对应关系满足第一阈值标准，处理逻辑将与第一范围关联的读电压电平维持在当前电平。在操作660，响应于第一方向错误率与第二方向错误率之间的对应关系不满足第一阈值标准，处理逻辑修改与第一范围关联的读电压电平。在一个实施方案中，读电压调节组件113可调节读电压电平以致使第一方向错误率与第二方向错误率的比率满足第一阈值标准。这可包含(例如)将读电压电平增大或减小特定量、重新测量方向错误率，并且确定是否使比率更接近目标比率。读电压调节组件113可重复该迭代过程直到满足阈值标准为止。一旦确定了适当的经修改读电压电平，则读电压调节组件113可存储该读电压电平以用于针对具有落入对应范围内的W2R延迟的数据的未来读操作。

图8是根据本公开的一些实施例的在写到读延迟时间的范围的边界处确定一组写到读延迟时间的方向错误率的实例性方法的流程图。方法800可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路、专用逻辑、可编程逻辑、微代码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)或其组合。在一些实施例中，方法800由图1的读电压调节组件113执行。尽管以特定顺序或次序展示，但除非另有说明，否则可修改所述过程的次序。因此，所说明的实施例应当仅被理解为实例，并且可以以不同次序执行所说明的过程且可并行执行一些过程。此外，可在各种实施例中省略一或多个过程。因此，并非在每一实施例中都需要所有过程。其它过程流程也是可能的。

在操作810，处理逻辑监视对存储器组件的具有落入第一组多个写到读延迟时间内的写到读延迟时间的片段执行的读操作。在一个实施方案中，读电压调节组件113可从主机系统120接收用于执行读操作的请求，执行任何地址映射操作以识别存储器中读操作所针对的物理地址，并且确定该地址的对应W2R延迟时间。W2R延迟时间可表示将数据写入物理地址时的第一时间与从主机系统120接收读请求时的第二时间之间的差。取决于实施方案，可基于当前时间和时间戳(指示写时间)之间的差来计算W2R延迟时间，所述时间戳可与存储器组件上的物理地址处的数据一起存储或者存储于与存储器组件分离的某一其它数据存储中(例如，存储于本地存储器119中)，或者可由读电压调节组件113以其它方式来计算所述W2R延迟时间。在另一实施方案中，未从主机系统120接收实际读操作，而是读电压调节组件113可有意地发出读取已知具有适当W2R延迟时间的数据的请求。尽管关于在第一组(例如，714)第一范围(例如，W2R范围310)的W2R延迟时间的第一方向上发生的错误描述了方法800的操作，但是可针对不同组(例如，724或734)或针对不同范围(例如，W2R范围320或330)执行相同或类似操作。

在操作820，处理逻辑响应于在读操作中检测到的第一方向上的每一失败位来递增计数器118中的第一计数器。对于落入经识别组714内的读取，读电压调节组件113读取原始码字，将码字应用于错误校正码(ECC)解码器以生成经解码码字并将经解码码字与原始码字进行比较。读电压调节组件113可响应于在经解码码字中在特定方向上翻转的每一位而递增第一计数器。举例来说，读电压调节组件113可针对被写入为逻辑‘0’且被错误地读取为逻辑‘1’的每一位递增第一计数器。在另一实施方案中，读电压调节组件113可针对被写入为逻辑‘1’且被错误地读取为逻辑‘0’的每一位而递增第一计数器。在操作830，处理逻辑响应于经解码码字中的某一状态(即，在操作820确定的方向状态)的每一位来递增计数器118中的第二计数器。举例来说，在操作830，在其中第一计数器对应于被写入为逻辑‘0’且被错误地读取为逻辑‘1’的数据的方向错误的一个实施方案中，第二计数器将响应于在经解码码字中具有逻辑‘0’的状态的每一位而累加。

在操作840，处理逻辑确定第一计数器的值是否满足与样本大小有关的第二阈值标准。为了确保经确定错误率在统计上相关且不仅仅是异常值，读电压调节组件113可继续收集数据，直到已经解码了阈值数目个方向失败位计数为止，其中阈值数目个方向失败位计数表示足够的样本大小。一旦已经达到阈值数目，则读电压调节组件113可确定已经满足第二阈值标准。在操作850，响应于第一计数器的值满足第二阈值标准，处理逻辑根据第一计数器的值与第二计数器的值的比率来确定方向错误率。

在一个实施方案中，方法800的操作被执行两次以确定关于方法600描述的第一方向错误率和第二方向错误率。举例来说，处理逻辑可确定执行方法800的操作一次，以确定对应于被写入为逻辑‘0’且被错误地读取为逻辑‘1’的位的方向错误率以及再次确定对应于被写入为逻辑‘1’且被错误地读取为逻辑‘0’的位的方向错误率。在一个实施方案中，响应于存在与第一方向错误率和第二方向错误率有关的足够的样本大小，在方法600的操作640确定第一方向错误率与第二方向错误率的比率，如在操作840所确定。随着方向失败位累积的经解码码字的数目增加，逻辑‘0’和逻辑‘1’位的数目之间的平衡得到改善。因此，可根据以上关于方法800的操作820描述的每一方向上的失败位的数目来确定在方法600的操作640中使用的第一阈值标准。

图9是根据本公开的一些实施例的使用基于方向错误统计而被动态地调节的读电压电平来执行读操作的实例性方法的流程图。方法900可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路、专用逻辑、可编程逻辑、微代码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)或其组合。在一些实施例中，方法900由图1的读电压调节组件113执行。尽管以特定顺序或次序展示，但除非另有说明，否则可修改所述过程的次序。因此，所说明的实施例应当仅被理解为实例，并且可以以不同次序执行所说明的过程且可并行执行一些过程。此外，可在各种实施例中省略一或多个过程。因此，并非在每一实施例中都需要所有过程。其它过程流程也是可能的。

在操作910，处理逻辑从主机系统120或从存储器子系统110的某一其它组件接收读请求。在一些实施方案中，读请求识别存储于存储器组件的片段中的数据。片段可为存储器组件的任何物理部分或逻辑部分，诸如(例如)数据块。

在操作920，处理逻辑使用第一读电压电平(例如，读电平1)对存储器组件的片段执行读操作，解码存储于片段处的数据，并且确定其中存储在请求中识别的数据的存储器组件的片段的写到读延迟时间。在一个实施方案中，读电压调节组件默认使用存储器子系统中可用的最低读电压电平(例如，读电平1)来执行读操作。如果可成功地解码使用第一读电压电平读取的数据，则读电压调节组件113可读取与存储器组件上的数据一起存储的时间戳，所述时间戳指示何时将数据写入片段。如果未能够成功地解码使用最低读电压电平读取的数据，则处理逻辑可尝试使用不同的读电压电平(例如，读电平2)再次读取数据。处理逻辑可重复该过程，直到能够成功地解码数据为止。在成功地解码数据后，读电压调节组件113可确定时间戳所指示的写时间与当前时间(或在操作910接收读请求时的时间)之间的差，其中所述差表示W2R延迟。在某些情况下，可在不读取对应片段的情况下确定W2R延迟。举例来说，如果写时间戳被存储在别处(诸如在本地存储器119中)或者如果控制器115发出在写操作和读操作之间具有已知有意延迟时间的写操作和读操作，则读电压调节组件113可在读取片段之前确定W2R延迟。在这些情况下，读电压调节组件113可使用对应于已知W2R延迟的不同读电压电平(例如，读电平2或读电平3)来执行读操作。在一个实施方案中，无论第一读电压电平为读电平1、读电平2还是读电平3，基于在第一范围的第一边界处测量的第一方向错误率与在第一范围的第一边界处测量的第二方向错误率之间的对应关系来动态地调节读电压电平。在一个实施方案中，可根据上文关于图6描述的过程来调节读电压电平的实际值。

在操作930，处理逻辑识别存储器组件的多个写到读延迟范围中的第一范围，其中第一范围表示多个写到读延迟时间，并且其中片段的写到读延迟时间落入第一范围内。在操作940，处理逻辑确定将被用于对存储器组件的具有落入第一范围内的写到读延迟时间的片段执行读操作的最优读电压电平，其中基于在第一范围的第一边界处测量的第一方向错误率与在第一范围的第一边界处测量的第二方向错误率之间的对应关系来动态地调节最优读电压电平。举例来说，对于落入W2R范围320内的W2R延迟时间，读电压调节组件可根据数据结构、映射表、寄存器等确定对应的最优读电压电平(即，读电平2)。

在操作950，处理逻辑任选地使用在操作940确定的最优读电压电平对存储器组件的片段执行任何额外读操作。在一个实施例中，执行读操作可包含将具有经确定读电压电平的信号应用于待读取的一或多个存储单元并确定存储单元的状态，其中可解码该状态以提供存储于其中的数据。

图10说明计算机系统1000的实例性机器，在所述实例性机器内可执行用于使机器执行本文所讨论的方法中的任何一或多者的一组指令。在一些实施例中，计算机系统1000可对应于包含、耦合到或利用存储器子系统(例如，图1的存储器子系统110)的主机系统(例如，图1的主机系统120)，或者可用于执行控制器的操作(例如，用于执行操作系统以执行对应于图1的读电压调节组件113的操作)。在替代实施例中，机器可连接(例如，联网)到LAN、内联网、外联网和/或因特网中的其它机器。机器可在客户端-服务器网络环境中的服务器或客户端机器的容量中操作，作为对等(或分布式)网络环境中的对等机器操作，或者作为云计算基础设施或环境中的服务器或客户端机器操作。

机器可为个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、蜂窝电话、网络设备、服务器、网络路由器、交换机或网桥，或能够执行指定该机器将要采取的动作的一组指令(顺序的或以其它方式)的任何机器。进一步地，尽管说明了单个机器，但术语“机器”还应当被理解为包含单独地或联合地执行一组(或多组)指令以执行本文所讨论的方法中的任何一或多者的机器的任何集合。

实例性计算机系统1000包含处理装置1002、主存储器1004(例如，只读存储器(ROM)、闪速存储器、动态随机存取存储器(DRAM)(诸如同步DRAM(SDRAM)或Rambus DRAM(RDRAM)等))、静态存储器1006(例如，闪速存储器、静态随机存取存储器(SRAM)等)，以及经由总线1030彼此通信的数据存储系统1018。

处理装置1002表示一或多个通用处理装置，诸如微处理器、中央处理单元等。更具体地，处理装置可为复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器，或者实施其它指令集的处理器，或者实施指令集组合的处理器。处理装置1002还可为一或多个专用处理装置，诸如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器等。处理装置1002经配置以执行用于执行本文所讨论的操作和步骤的指令1026。计算机系统1000可进一步包含网络接口装置1008以经由网络1020进行通信。

数据存储系统1018可包含机器可读存储介质1024(也被称为计算机可读介质)，其上存储有一或多组指令1026或软件，所述指令1026或软件实现本文所描述的方法或功能中的任何一或多者。指令1026还可完全地或至少部分地驻留在主存储器1004内和/或处理装置1002内，在其由计算机系统1000执行期间，主存储器1004和处理装置1002也构成机器可读存储介质。机器可读存储介质1024、数据存储系统1018和/或主存储器1004可对应于图1的存储器子系统110。

在一个实施例中，指令1026包含用于实施对应于图1的读电压调节组件113的功能的指令。尽管机器可读存储介质1024在实例性实施例中被展示为单个介质，但是术语“机器可读存储介质”应当被理解为包含存储一或多组指令的单个介质或多个介质。术语“机器可读存储介质”还应当被理解为包含能够存储或编码由机器执行的一组指令且使机器执行本公开的方法中的任何一或多者的任何介质。因此，术语“机器可读存储介质”应被理解为包含(但不限于)固态存储器、光介质和磁介质。

已经根据对计算机存储器内的数据位的操作的算法和符号表示呈现了前面的详细描述的一些部分。这些算法描述和表示为数据处理领域的技术人员通常使用的，从而最有效地将它们的工作实质传递到其它领域的技术人员。本文的算法通常是指得到期望结果的操作的自相容序列。这些操作是需要对物理量进行物理操纵的操作。通常，尽管不是必须的，这些量采用能够被存储、组合、比较以及以其它方式被操纵的电或磁信号的形式。有时主要是为了公共使用的原因，将这些信号称为位、值、元素、符号、字符、项、数字、或者类似名称，经证实这是方便的。

然而，应当记住，所有这些和类似术语将与适当物理量关联，并且仅仅是应用于这些量的方便标签。本公开可指示计算机系统或类似电子计算装置的动作和过程，所述电子计算装置操纵被表现为计算机系统的寄存器和存储器内的物理(电子)量地数据并且将被表现为计算机系统的寄存器和存储器内的物理(电子)量的数据转换为被类似地表现为计算机系统存储器或寄存器或其它此些信息存储系统内的物理量的其它数据。

本公开还涉及用于执行本文的操作的设备。该设备可具体地被构建用于预期目的，或者其可包含由存储于计算机中的计算机程序选择性地激活或可由其重新配置的通用计算机。此计算机程序可存储于计算机可读存储介质中，诸如(但不限于)任何类型的磁盘，包含软盘、光盘、CD-ROM和磁光盘、只读存储器(ROM)、随机存取存储器(RAM)、EPROM、EEPROM、磁卡或光卡，或者适于存储电子指令的任何类型的介质，每一介质耦合到计算机系统总线。

本文呈现的算法和显示并不固有地与任何特定计算机或其它设备相关。各种通用系统可与根据本文的教示的程序一起使用，或者其可证明构造更专用的设备来执行所述方法是方便的。多种这些系统的结构从下面的描述将是显而易见的。另外，没有参考任何特定编程语言来描述本公开。将了解，可使用多种编程语言来实施本文所描述的本公开的教示。

本公开可被提供作为计算机程序产品或软件，所述软件可包含其上存储有指令的机器可读介质，所述指令可用于对计算机系统(或其它电子装置)编程以执行根据本公开的过程。机器可读介质包含用于以机器(例如，计算机)可读形式存储信息的任何机制。在一些实施例中，机器可读(例如，计算机可读)介质包含机器(例如，计算机)可读存储介质，诸如只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁盘存储介质、光存储介质、闪速存储器组件等。

在前述说明书中，已经参考其特定实例性实施例描述了本公开的实施例。显然，可在不脱离如在所附权利要求中阐述的本公开的实施例的更宽的精神和范围的情况下对其进行各种修改。因此，说明书和附图被认为是说明性的而非限制性的。