用于制造单片集成3D CMOS逻辑和存储器的架构设计和工艺

本申请要求于2018年9月5日提交的美国临时申请号62/727,097的权益，该美国临时申请的全部内容通过援引并入本文。

技术领域

本披露涉及微电子器件，包括半导体器件、晶体管和集成电路，包括微细加工的方法。

背景技术

在制造半导体器件时(尤其是在微观尺度上)，执行各种加工工艺，诸如成膜沉积、刻蚀掩模创建、图案化、材料刻蚀和去除以及掺杂处理。重复执行这些工艺以在衬底上形成期望的半导体器件元件。从历史上看，已经利用微细加工在一个平面上创建晶体管，并在有源器件平面上方形成布线/金属化层，并且因此，这被表征为二维(2D)电路或2D加工。虽然缩放工作已经极大地增加了2D电路中每单位面积的晶体管数量，但是随着缩放进入个位数纳米半导体器件加工节点，缩放工作也将面临更大的挑战。半导体器件加工商已经表达出对晶体管堆叠在彼此之上的三维(3D)半导体电路的期望。

发明内容

本文的技术提供了堆叠的互补FET(场效应晶体管)器件的单元架构、设计概念以及对应的制造方法。互补FET器件(CFET)是三维堆叠的逻辑标准单元，其中，NMOS或PMOS晶体管位于其互补者之上(竖直上方)。这样的构型实现了对逻辑标准单元以及SRAM存储器单元的面积缩放和布线拥塞的改善。尽管关键尺寸缩放不可避免地出现饱和，但是3D集成是继续进行半导体缩放的可行选择。当由于制造的易变性以及静电器件的限制而导致接触的栅极间距达到其缩放极限时，二维晶体管密度缩放就停止了。即使是也许有一天能够克服这些接触的栅极间距缩放限制的实验性新型晶体管设计(诸如竖直沟道全栅环绕晶体管)，也不能保证使半导体缩放回到正轨。这是因为电阻、电容和可靠性问题限制了线间距缩放，从而限制了晶体管可以布线到电路中的密度。

3D集成(即多个器件的竖直堆叠)旨在通过在体积而非面积方面增大晶体管密度来克服这些缩放限制。例如在CPU或GPU产品中使用的常规CMOS VLSI缩放仍然犹豫是否采用3D集成作为推动半导体发展蓝图的主要方式。除了利基应用(niche application)(例如，堆叠在用于人工智能芯片中使用的机器学习加速器的逻辑顶部的存储器)以外未对任何其他应用采用3D集成的主要原因是已知技术固有的效率低下。

本文的技术改善了单片集成3D CMOS器件的设计和制造效率。技术包括使用常用器件堆叠，以这种方式将所有CFET的源极(输入)连接、漏极(输出)连接和栅极连接都连线到位于标准单元的顶部CMOS层级的正上方的接触件阵列。一系列定制层利用定制的局部布线来实现期望的单元功能。

当然，本文所披露的制造步骤的顺序是为了清楚起见而呈现的。通常，这些制造步骤可以以任何合适的顺序执行。另外地，尽管可能在本披露的不同地方讨论了本文中的不同特征、技术、配置等中的每一个，但是应当注意，可以彼此独立地或彼此组合地执行每个概念。因此，可以以许多不同的方式来实施和查看本披露。

应当注意，本发明内容部分未指定本披露或所要求保护的发明的每个实施例和/或递增的新颖方面。相反，本发明内容仅提供了对不同实施例以及与常规技术相比的新颖性对应点的初步讨论。对于本发明和实施例的附加细节和/或可能的观点而言，读者应查阅如以下进一步讨论的本披露的具体实施方式部分和相应附图。

根据本披露的一方面，提供了一种半导体器件。

该器件包括堆叠在衬底上方的多个晶体管对，其中，该多个晶体管对中的每一对包括堆叠在彼此上方的n型晶体管和p型晶体管。该器件还包括以阶梯状构型堆叠在该衬底上方的多个栅极电极，其中，该多个栅极电极电耦合到该多个晶体管对的栅极结构。该器件进一步包括以阶梯状构型堆叠在该衬底上方的多个源极/漏极(S/D)局部互连，其中，该多个S/D局部互连电耦合到该多个晶体管对的源极区域和漏极区域。

在一些实施例中，该n型晶体管位于该p型晶体管上方以形成互补场效应晶体管(CFET)器件。在一些实施例中，该p型晶体管位于该n型晶体管上方以形成互补场效应晶体管器件。该n型晶体管和该p型晶体管可以共享电耦合到该多个栅极电极之一的栅极结构。

该器件可以包括竖直接触件阵列，这些竖直接触件位于该多个晶体管对上方，在垂直于该衬底的方向上形成并且电耦合到该多个栅极电极和该多个S/D局部互连。

在所披露的器件中，一系列布线层级位于该竖直接触件阵列上方，并且通过连接该竖直接触件阵列提供该半导体器件的功能。

该n型晶体管具有位于被该栅极结构包围的n型沟道区域的两端的源极区域和漏极区域。该p型晶体管具有位于被该栅极结构包围的p型沟道区域的两端的源极区域和漏极区域。该多个S/D局部互连中的每一个都位于该多个栅极电极中的相应栅极电极的两侧。

根据本披露的另一方面，提供了一种用于形成半导体的方法。在所披露的方法中，可以形成多个晶体管对。该多个晶体管对可以堆叠在衬底上方，其中，该多个晶体管对具有：堆叠在该衬底上方并电耦合到该多个晶体管对的栅极结构的多个栅极电极、以及堆叠在该衬底上方并且电耦合到该多个晶体管对的源极区域和漏极区域的多个源极/漏极(S/D)局部互连。随后，可以执行一系列竖直和横向刻蚀步骤以对该多个栅极电极和该多个S/D局部互连进行刻蚀，使得该多个栅极电极和该多个S/D局部互连具有阶梯状构型。

根据本披露的又另一方面，提供了一种半导体器件。该器件包括堆叠在衬底上方的多个晶体管对，其中，该多个晶体管对具有：以阶梯状构型堆叠在该衬底上方并电耦合到该多个晶体管对的栅极结构的多个栅极电极、以及以阶梯状构型堆叠在该衬底上方并且电耦合到该多个晶体管对的源极区域和漏极区域的多个源极/漏极(S/D)局部互连。该器件还包括竖直接触件阵列，这些竖直接触件位于该多个晶体管对上方，在垂直于该衬底的方向上布置并且电耦合到该多个栅极电极和该多个S/D局部互连。该器件进一步包括一系列布线层级，这些布线层级位于该竖直接触件阵列上方，并且通过连接该竖直接触件阵列提供该半导体器件的功能。

附图说明

当与附图一起阅读时，从以下详细描述中最好地理解本披露的方面。注意，根据行业中的标准实践，各种特征未按比例绘制。事实上，为了讨论的清楚起见，各种特征的尺寸可以被任意增大或减小。

图1是根据一些实施例的与或非22(AOI22)单元的示意性电路图。

图2是根据一些实施例的AOI22单元的互补场增强晶体管(CFET)实施方式的自顶向下的布局视图。

图3是根据一些实施例的基于CFET器件形成的AOI22单元的示意图。

图4是根据一些实施例的两个堆叠的基于CFET器件形成的AOI22单元的示意图。

图5是根据一些实施例的通过折叠CFET器件形成的AOI22单元的示意图。

图6是根据一些实施例的通过使用第一竖直布线技术形成的AOI22单元的示意图。

图7是根据一些实施例的通过使用第二竖直布线技术形成的AOI22单元的示意图。

图8A是根据一些实施例的基于具有阶梯状局部互连的3D集成CFET堆叠而形成的AOI22单元的示意图。

图8B是根据一些实施例的基于具有阶梯状局部互连的3D集成CFET堆叠而形成的AOI22单元的示意性视图。

图8C是根据一些实施例的基于具有阶梯状局部互连的3D集成CFET堆叠而形成的AOI22单元的自顶向下的布局视图。

图9是根据一些实施例的用于实施AOI22单元的逻辑功能的接触件的钉板图案(pegboard pattern)的示意图。

图10至图15是根据一些实施例的制造基于具有阶梯状局部互连的3D集成CFET堆叠而形成的AOI22单元的各种示例性中间步骤的示意性视图。

具体实施方式

以下披露提供了用于实施所提供的主题的不同特征的许多不同的实施例或示例。以下描述了部件和布置的特定示例以简化本披露。当然，这些仅是示例，并且不旨在进行限制。另外，本披露可能会在各个示例中重复使用附图标记。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各个实施例和/或配置之间的关系。

进一步地，为了便于描述，在本文中可以使用诸如“之下”、“下方”、“下部”、“上方”、“上部”等空间相关的术语来描述如附图中所展示的一个元素或特征与一个或多个其他元素或特征的关系。除了在附图中所描绘的取向之外，空间相关的术语还旨在涵盖装置在使用或操作中的不同取向。可以以其他方式定向该装置(旋转90度或处于其他取向)，并且相应地可以以同样的方式解释本文使用的空间相关的描述符。

贯穿本说明书对“一个实施例”或“实施例”的提及意味着与实施例相结合描述的特定特征、结构、材料、或特性包括在至少一个实施例中，但是不表示它们存在于每个实施例中。因此，贯穿本说明书在各处出现的短语“在一个实施例中”不一定指代同一个实施例。此外，在一个或多个实施例中，可以以任何合适的方式来组合特定特征、结构、材料或特性。

本文的技术改善了单片集成3D CMOS器件的设计和制造效率。技术包括使用通用(统一或常用)器件堆叠，以这种方式将所有CFET的源极(输入)连接、漏极(输出)连接和栅极连接都连线到位于标准单元的顶部CMOS层级的正上方的接触件阵列。一系列定制层利用定制的局部布线来实现期望的单元功能。

大多数逻辑芯片是根据标准单元中呈现的逻辑原语生成的。一种示例性的标准单元可以在图1中示出。图1展示了与或非(AOI)单元100的示意性电路图。本文中的AOI单元100是中等复杂的标准单元，其中的晶体管在该单元的p-fet侧并联成对分组，并且在CMOS电路的n-fet侧串联成对分组。例如，p-fet侧可以包括四个p型晶体管P1至P4，其中，P1与P2并联连接，并且P3与P4并联连接。n-fet侧可以包括四个n型晶体管N1至N4，其中，N1与N2串联连接，并且N3与N4串联连接。AOI单元100电耦合到四个输入A至D和一个输出Y。这四个输入A至D中的每个输入均耦合到AOI单元100的相应的n型栅极和p型栅极。例如，输入A耦合到n型晶体管N1的n型栅极和p型晶体管P1的p型栅极。此外，AOI单元100连接到电源电压VDD，该电源电压耦合到p型晶体管P1和P2的源极区域。AOI单元100进一步连接到接地电压GND(也称为VSS)，该接地电压耦合到n型晶体管N2和N4的源极区域。

图2是基于非3D集成CFET呈现而形成的AOI单元100的相关联的布局200。图2展示了AOI单元100的布局200的自顶向下的视图。如图2所示，布局200可以具有通过离子注入工艺进行掺杂的有源区域102。布局200可以具有四个栅极结构104a和104b。布局200还包括多个最低层级的金属层(例如，M0)106a至106f。布局200可以包括多个n-fet源极/漏极(S/D)局部互连108a至108d、以及多个p-fet源极/漏极(S/D)局部互连110a至110d。n-fet源极/漏极(S/D)局部互连108和p-fet源极/漏极(S/D)局部互连110通过多个接触件112a至112e连接到M0106。另外，布局200可以包括多个栅极接触件A至D，这些栅极接触件连接栅极结构104和M0以分别接入输入A至D。在电路示意图1A中将本文所讨论的电力递送示出为VDD和GND(也称为VSS)。在布局200的自顶向下的视图中，VDD电力轨和VSS电力轨被示出为布局200的顶部和底部水平边缘处的宽条。在S/D局部互连108和110中形成的电源抽头(未示出)用于将晶体管的源极区域连接到这两个电力轨。

图3是根据一些实施例的基于CFET器件形成的AOI单元100的示意图。如图3所示，AOI单元100可以由包括四个CFET器件302至308的晶体管组300形成，其中每个CFET器件都耦合到相应的输入。例如，CFET器件302耦合到输入A，并且CFET器件304耦合到输入B。另外，每个CFET器件都可以包括n型晶体管和p型晶体管。n型晶体管和p型晶体管可以具有共享的栅极结构。例如，CFET器件302包括图3中展示的n型晶体管N1和p型晶体管P1。这四个CFET器件302至308通过多个局部互连连接。例如，可以形成局部互连310以连接n型晶体管N1和N2，并且可以形成局部互连312以连接p型晶体管P1和P2。这四个CFET器件进一步通过局部互连耦合到电源电压VDD、接地电压VSS和输出Y。该器件还可以包括被配置为重新分配p-fet器件信号的第一金属层(例如，M0)314。

实现3D集成的一种方式是简单地将标准单元堆叠在彼此之上。存在用于实现图4中概念性地示出的结果的各种晶圆或衬底接合方式。如图4所示，两个AOI单元100可以分别由两个CFET晶体管堆叠400A和400B形成。可以在第一晶圆中形成晶体管堆叠400A以提供顶部输出，并且可以在第二晶圆中形成晶体管堆叠400B以提供底部输出。然后可以将这两个晶圆接合在一起以形成3D集成。尽管这种3D集成方法对标准单元设计的破坏最小，但其还是无法实现作为半导体缩放的最终目标的成本或制造效率增益。要么半导体制造商承担必须构建两个芯片、然后将这两个芯片接合在一起的成本，要么在顺序地制造后续的CMOS层的情况下，工艺工程师必须解决在存在金属布线时与激活器件相关联的具有挑战性的热预算问题。无论哪种方式，顺序3D集成都与常规2D集成不同，其无法在同等的工艺成本或复杂度下提供生产两倍数量的晶体管的效率增益(如由摩尔定律决定的)。

可替代地，代替将标准单元堆叠在顺序的CMOS层级中，通过如图5所展示地那样将整个单元(而不是像在CFET中所做的那样仅将晶体管)折叠到彼此之上来实现3D集成。如图5所示，AOI单元100可以由晶体管堆叠500形成。晶体管堆叠500可以具有四个CFET器件502至508，这些器件沿着垂直于衬底的方向堆叠成两组500A和500B。这两组中的每一组可以进一步具有两个平行放置的CFET器件。例如，组500A可以具有平行定位的CFET器件506和CFET器件508。每个CFET器件可以包括n型晶体管和p型晶体管。n型晶体管和p型晶体管可以具有共享的栅极结构。例如，CFET器件502包括n型晶体管N1和p型晶体管P1。这四个CFET器件502至508通过多个局部互连连接。例如，形成局部互连510以连接n型晶体管N3和N4，并且形成局部互连512以连接p型晶体管P2和P4。这四个CFET器件进一步通过局部互连耦合到电源电压VDD、接地电压VSS和输出Y。另外，第一金属层(例如，M0)514位于晶体管组500B上方并且被配置为重新分配p-fet器件信号。尽管该方法由于布局布线工具持续在单个平面中操作而提供了一定的设计效率增强，但其还是无法解决与如以上所概述的顺序器件制造相关联的低效问题。

3D集成所期望的是对堆叠的器件进行单片集成，即，如本发明人先前所描述的使用竖直布线在3D空间中同时制造多个器件。为了展示该期望并强调剩余设计和工艺复杂度，图6示出了AOI单元100的两个CFET高堆叠呈现。如图6所示，可以通过第一竖直布线过程由晶体管堆叠600形成AOI单元100。晶体管堆叠600可以具有四个CFET器件602至608，这些器件堆叠成平行的两组600A和600B。这两组中的每一组可以进一步具有堆叠在彼此上方的两个CFET器件。例如，组600A可以具有堆叠在CFET器件606上方的CFET器件602。每个CFET器件可以包括n型晶体管和p型晶体管。n型晶体管和p型晶体管可以具有共享的栅极结构。例如，CFET器件602包括n型晶体管N2和p型晶体管P2。这四个CFET器件602至608由多个互连(例如，610和612)通过竖直布线连接。这四个CFET器件进一步通过互连耦合到电源电压VDD、接地电压VSS和输出Y。

竖直布线技术通过在没有中间布线层级的情况下堆叠有源晶体管解决了3D集成中的一个主要低效问题，在这种技术中，可以同时图案化和制造所有晶体管。应当注意，仍然存在两个低效问题。一个挑战是解决复杂的晶体管层级布线，如图7所展示的。图7是根据一些实施例的通过使用第二竖直布线技术形成的AOI单元100的示意图。如图7所示，AOI单元100可以通过晶体管堆叠700实施。晶体管堆叠700包括四个CFET器件702至708，这些器件沿着垂直于衬底的方向堆叠成行。四个CFET器件702至708由多个互连(或晶体管层级布线)通过竖直布线彼此连接。在3D空间中，晶体管层级布线是具有挑战性的并且容易出错，从而导致损失设计效率。另一个挑战是使得每一层级的CMOS都能够具有唯一的局部互连和接触件。这使掩模计数和制造复杂度增加到不期望的水平。需要为CFET“摩天大楼”(堆叠结构)的每一层唯一地定义至少四个单独的掩模层级。

本文的技术改善了单片集成3D CMOS器件的设计和制造效率。这种改进是通过实施利用由两个独特组成部分组成的架构替换现有标准单元逻辑流程的技术定义和设计流程来实现的。

一个组成部分是通用器件堆叠。该通用器件堆叠类似于栅极阵列，其中，所有CFET的源极(输入)连接、漏极(输出)连接和栅极连接都连线到位于对应的标准单元的顶部CMOS层级的正上方的接触件阵列。该通用器件堆叠使得在由本发明人先前披露的CFET集成过程的扩展中能够利用有源沟道和栅极导体的单次曝光来制造整个晶体管堆叠。使用一系列竖直和横向蚀刻步骤来使该通用器件堆叠中的多晶硅栅极和局部互连呈阶梯状，以允许从上方无障碍地接近每一层。从截面视图来看，这基本上形成了台阶式金字塔结构。将器件堆叠中的每一层连接到接触件阵列的竖直接触件位于通过单次图案化操作形成的顶部CMOS层级的正上方。这种结构的形成使用了被设计进每个相应的接触件目标层的刻蚀阻挡层(etch stop)。该通用器件堆叠被配置为具有功能差异。因此，高效地构建了连接到钉板式接触件阵列的大量晶体管。

另一个组成部分是一系列定制层，其中使用局部布线来连接特定接触件以实现期望的单元功能。因此，器件堆叠的通用或可重复的钉板设计可以用于创建多种类型的逻辑器件中的任何一种。虽然本文描述的特定实施例集中于使用堆叠的CFET晶体管的逻辑设计，但是这些技术和器件结构如何适用于存储器单元和其他晶体管类型对于本领域技术人员而言将是显而易见的。

在一个实施例中，本文的技术提供了这样的架构定义，该架构定义通过将已建立的标准单元设计流程分为以下几部分来实现高效的3D单片集成：(a)大量晶体管连接到位于顶部CMOS层级的正上方的钉板式接触件阵列，这可以在图8A和图8B中示出；以及(b)一系列布线层级通过连接适当的输入(源极)、输出(漏极)和信号(栅极接触件)接触件层级来提供期望的功能，这可以在图8C中示出。

图8A是基于具有阶梯状局部互连的3D集成CFET堆叠而形成的AOI单元100的示意图。从图8中可以看出，台阶式或金字塔形晶体管堆叠800与从晶体管堆叠800的台阶延伸的竖直接触件810一起形成。晶体管堆叠800可以包括堆叠在衬底上方的四个CFET器件802至808。每个CFET器件可以包括耦合到相应输入的n型晶体管和p型晶体管。例如，CFET 802可以包括耦合到输入D的n型晶体管N3和p型晶体管P3。晶体管堆叠800可以具有多个局部互连812至826，这些局部互连具有阶梯状构型。每个局部互连耦合到相应的晶体管。晶体管堆叠800可以进一步包括一组竖直接触件810的阵列，这些竖直接触件耦合到局部互连812至826并从其延伸。该组竖直接触件810的阵列的顶表面可以彼此在同一平面内，而每个竖直接触件或竖直柱的长度取决于着落台阶(landing step)的高度和位置而不同。

图8B是基于3D集成晶体管堆叠900形成的AOI单元100的示意性视图。晶体管堆叠900可以包括堆叠在衬底上方的四个CFET器件902至908(未示出)。这四个CFET器件中的每一个可以包括由n型晶体管和p型晶体管形成的晶体管对。例如，CFET 902可以包括由均耦合到输入D的n型晶体管N3和p型晶体管P3形成的晶体管对。n型晶体管和p型晶体管可以具有共享的栅极结构。n型晶体管可以位于p型晶体管上方。栅极结构可以包围n型晶体管的n型沟道区域和p型晶体管的p型沟道区域。沟道区域可以具有片、线或条构型。n型晶体管可以具有分别位于n型沟道区域的两端的源极区域和漏极区域，其中栅极结构包围n型沟道区域，并且位于n型晶体管的源极区域与漏极区域之间。p型晶体管可以具有分别位于p型沟道区域的两端的源极区域和漏极区域，其中栅极结构包围p型沟道区域，并且位于p型晶体管的源极区域与漏极区域之间。此外，栅极结构可以电耦合到栅极电极。源极区域和漏极区域可以分别具有源极局部互连和漏极局部互连。

如图8B所示，栅极电极和源极/漏极(S/D)局部互连具有阶梯状构型。进一步地，多个竖直接触件910耦合到S/D局部互连或栅极电极并从其延伸。因此，栅极电极和S/D局部互连的阶梯状构型使得可以容易接近晶体管堆叠900中的每个晶体管，并且避免了如图3至图7所展示的复杂的互连连接。

仍参考图8B，n型晶体管N3和p型晶体管P3具有共享的栅极结构912。n型晶体管N3具有位于n型沟道区域的两端的源极区域918和漏极区域916。n沟道区域被栅极结构912包围，其中栅极结构912位于源极区域918与漏极区域916之间。p型晶体管P3具有源极区域922和在栅极结构912后方的漏极区域。源极区域922和漏极区域位于p型沟道区域的两端。类似地，p型沟道区域被栅极结构912包围，其中栅极结构912位于p型晶体管P3的源极区域922与漏极区域之间。

栅极结构912可以具有一个或多个栅极电极914。栅极电极914可以位于栅极结构912的两端。n型晶体管N3的源极区域918和漏极区域916可以分别具有源极局部互连920和漏极局部互连924。类似地，p型晶体管P3的源极区域922可以具有源极局部互连926，并且p型晶体管P3的漏极区域可以具有位于栅极电极912后方的漏极局部互连。

应当注意，图8B仅仅是示例。晶体管堆叠900可以具有任何数量的堆叠在衬底上方的CFET器件(未示出)。这些CFET器件可以通过多个电介质层(未示出)彼此间隔开。CFET器件可以具有n型晶体管和p型晶体管。在一些实施例中，n型晶体管可以位于p型晶体管上方。在一些实施例中，p型晶体管可以位于n型晶体管上方。另外，n型晶体管和p型晶体管可以由绝缘层分隔开。进一步地，应当注意，源极区域和栅极结构由绝缘层隔开，并且漏极区域和栅极结构也由绝缘层隔开。

图8C是基于具有阶梯状局部互连的3D集成CFET堆叠而形成的AOI单元100的自顶向下的布局视图。图8C展示了一系列布线层级，这些布线层级通过连接适当的输入(源极)、输出(漏极)和信号(栅极接触件)接触件层级来提供期望的功能。图8C(a)是通用单片器件的布局，并且图8C(b)示出了定制层。如图8C(a)所示，布局1000可以具有分别耦合到输入A至D的四个栅极电极A至D。布局1000可以具有VDD 1002和VSS 1004。布局1000可以具有p-fet局部互连1006和n-fet局部互连1008。局部互连1006和1008分别通过n-fet源极/漏极接触件1014和p-fet源极/漏极接触件1016耦合到有源器件区域1010。布局1000还具有耦合到栅极接触件A至D的多晶硅导体1012。如图8C(b)所示，形成了三个金属层(布线层)M0 1018、M1 1020和M2 1022，这三个金属层被配置为通过连接适当的输入(源极)、输出(漏极)和信号(栅极接触件)接触件层级来提供期望的功能。

在另一个实施例中，本文的技术提供了重复3D晶体管与接触件接触(access)，该接触是统一且可定制的。这种设计实质上提供了用于实施3D逻辑的接触件的“钉板”图案。于是，可以将示意图映射到3D逻辑设计，如在图9中针对标准逻辑AOI功能所展示的。

图9(a)是AOI单元100的示意性电路图。图9(b)是在AOI单元100的p-fet侧形成的接触件的钉板图案。图9(c)是在AOI单元100的n-fet侧形成的接触件的钉板图案。如图9(b)和图9(c)所示，标准逻辑AOI功能可以通过一系列布线层级(例如，M0、M1、M2)连接对应的源极/漏极接触件和栅极接触件来形成。在一些实施例中，可以基于图8B中所展示的竖直接触件910来形成接触件的钉板图案。竖直接触件910可以耦合到栅极电极、S/D局部接触件，从而形成接触件的钉板图案。可以通过一系列布线层级(例如，M0、M1、M2)在竖直接触件910、电源电压VDD、输入A至D与接地电压GND之间进行对应的连接来实现标准逻辑AOI功能，这些布线层级位于竖直接触件阵列的上方并且通过连接竖直接触件阵列来提供半导体器件的功能。

应当注意，一些逻辑功能(如AOI22)恰好消耗了该示例中使用的四个CFET器件，而其他逻辑功能(如简单的反相器)需要更少的晶体管对。利用本文的技术，因为接触件连接到通用量的晶体管，所以给定/对应钉布置是无关的。因此，可以很容易将图9中用于设计缓冲器的‘A’和‘B’钉转移到反相器设计中剩下的可用的‘B’和‘C’钉上。该技术的简单性和清楚性使得能够通过在现有的电子设计自动化工具和流程上进行扩展来实现产品的实施。

本文的技术提供了单片3D集成流程，该流程使得m个CFET器件的堆叠(在本披露中，m等于4)能够以一系列分层沉积的方式构建。于是，这些器件层是无覆盖或暴露的，从而通过在金字塔型形成技术中顺序地使各层凹陷来提供从上方接近的通路。一旦以这种方式形成，所有器件层都可以被竖直互连阵列接触、在单次曝光中被图案化、并且通过结合对应的刻蚀阻挡层被刻蚀至适当的深度。

单片3D集成流程可以由图10至图15展示。如图10所示，可以在衬底(未示出)上方形成晶体管堆叠1100。晶体管堆叠1100具有与图8B所展示的晶体管堆叠900相似的构型。如图10所示，晶体管堆叠1100可以具有堆叠在衬底上方的多个CFET器件1102至1108。每个CFET器件可以具有堆叠在彼此上方的n型晶体管和p型晶体管。在一些实施例中，n型晶体管位于p型晶体管上方。在一些实施例中，p型晶体管位于n型晶体管上方。在图10的示例中，n型晶体管位于p型晶体管的上方。

晶体管堆叠1100可以具有多个栅极电极，该多个栅极电极堆叠在衬底上方并且电耦合到多个CFET器件的栅极结构。例如，CFET器件1102可以具有由n型晶体管N3和p型晶体管P3共享的栅极结构1110。栅极结构1110可以具有位于栅极结构的两端的栅极电极1112。晶体管堆叠1100可以具有多个源极/漏极(S/D)局部互连，该多个源极/漏极局部互连堆叠在衬底上方并且电耦合到CFET器件的源极区域和漏极区域。例如，n型晶体管N3可以具有源极区域1114和漏极区域1116。源极区域1114可以具有源极局部互连1120，并且漏极区域1116可以具有漏极局部互连1122。类似地，p型晶体管P3可以具有源极区域1118和位于栅极结构1110后方的漏极区域。源极区域1118具有源极局部互连1124，并且漏极区域具有位于栅极电极1112后方的漏极局部互连。

在图11至图13中，可以执行一系列竖直和横向刻蚀步骤以对晶体管堆叠1100中的多个栅极电极和多个S/D局部互连进行刻蚀，使得该多个栅极电极和该多个S/D局部互连具有阶梯状构型。例如，在图11中，去除了CFET器件1102的栅极电极和S/D局部互连的一部分。在图12中，去除了CFET器件1104的栅极电极和S/D局部互连的一部分。基于这种顺序刻蚀工艺，可以在栅极电极和S/D局部互连中形成阶梯状构型。应当注意，在竖直和横向刻蚀步骤期间，可以应用光刻工艺。光刻工艺可以提供保护期望的区域并暴露需要去除的区域的掩模层。随后可以通过刻蚀步骤去除暴露的区域。

在图14中，可以在电介质堆叠(未示出)中形成多个竖直接触件。这些竖直接触件可以基于图案化工艺和沉积工艺形成。图案化工艺可以包括在掩模层中形成多个图案的光刻工艺。刻蚀工艺可以随后将图案转移到电介质堆叠中以形成多个接触件开口。可以应用沉积工艺将导电材料沉积到接触件开口中以形成竖直接触件。沉积工艺可以包括化学气相沉积(CVD)、物理气相沉积(PVD)、扩散、原子层沉积(ALD)或其他合适的沉积工艺。导电材料可以包括钨、钴、钌、铜或其他合适的导电材料。

在图15中，在沉积导电材料之后，可以基于具有阶梯状局部互连的3D集成CFET堆叠1200来形成AOI单元100。CFET堆叠1200可以具有与CFET晶体管堆叠900相似的构型。例如，CFET堆叠1200包括堆叠在衬底上方的四个CFET器件1202至1208。CFET堆叠1200的栅极电极和S/D局部互连具有阶梯状构型。多个竖直接触件1210耦合到栅极电极和S/D局部互连并从其延伸。

本文的技术架构实现了用于逻辑和存储器设计的堆叠晶体管的高效3D单片集成。这包括按照单组光刻定义图案使用顺序沉积和刻蚀操作构建通用晶体管堆叠(统一基础晶体管设计)。这种通用晶体管堆叠的栅极电极和源极/漏极局部互连形成阶梯状(台阶式金字塔形)结构，从而使后续晶体管层级能从上方接近。从顶部器件层上方的平面刻蚀出接触件阵列，以使其着落在所述阶梯状结构的每个相应晶体管层级上。接触件阵列可以具有统一的顶部表面。然后，根据预定的逻辑功能设计或存储器设计连接多组通用晶体管。于是，连接接触件阵列的图案定义了通用晶体管的逻辑或存储器功能。换句话说，衬底上的所有晶体管可以具有相同的基础架构，其中竖直接触件阵列通过布线图案提供可定制的功能。应当注意，在一些配置中，可以将多于一个逻辑功能布线到给定的钉板。在简单的逻辑功能的情况下，可以仅使用一部分接触件和对应的晶体管。这为在同一通用器件堆叠上布线第二逻辑功能留下了开放的接触件。

应当注意，本文的示例实施例集中于3D逻辑结构，但是本领域的技术人员可以理解如何将本文的技术应用于诸如堆叠SRAM的3D存储器结构。在本披露中，AOI单元仅仅是示例。所披露的阶梯状互连结构可以应用于其他逻辑结构、模拟结构、存储器结构或其他半导体器件。

在前面的描述中，已经阐明了具体细节，诸如处理系统的特定几何形状以及对其中使用的各种部件和工艺的描述。然而，应当理解，本文的技术可以在脱离这些具体细节的其他实施例中实践，并且这些细节是出于解释而非限制的目的。已经参考附图描述了本文披露的实施例。类似地，出于解释的目的，已经提出了具体的数字、材料和配置以便提供透彻的理解。然而，可以在没有这些具体细节的情况下实践实施例。具有基本相同的功能结构的部件由相似的附图标记表示，并且因此可以省略任何多余的描述。

已经将各种技术描述为多个独立的操作以帮助理解各种实施例。描述的顺序不应当解释为意味着这些操作一定是依赖于顺序的。实际上，这些操作无需按照呈现的顺序执行。可以以与所描述的实施例不同的顺序来执行所描述的操作。在附加实施例中，可以执行各种附加操作和/或可以省略所描述的操作。

如本文所使用的，“衬底”或“目标衬底”通常是指根据本发明被处理的对象。衬底可以包括器件(特别是半导体或其他电子器件)的任何材料部分或结构，并且可以例如是基础衬底结构(诸如，半导体晶圆、掩膜版)、或基础衬底结构之上或上覆的层(诸如，薄膜)。因此，衬底不限于图案化或未图案化的任何特定基础结构、下层或上覆层，而是设想为包括任何这种层或基础结构、以及层和/或基础结构的任何组合。该描述可以参考特定类型的衬底，但这仅出于说明目的。

本领域技术人员还将理解，在仍然实现本发明的相同目的的同时，可以对上述技术的操作做出许多改变。本披露的范围旨在包含这些改变。因此，本发明的实施例的前述描述不旨在是限制性的。相反，对本发明实施例的任何限制在所附权利要求中进行了呈现。