RISC处理器

摘要： 3月21日,美国计算机协会(ACM)将2017年图灵奖授予斯坦福大学前校长约翰·轩尼诗(John L.Hennessy)和加州大学伯克利分校退休教授大卫·帕特森(David A.Patterson),以表彰他们开创了一种系统的、定量的方法来设计和评价计算机体系结构,并对RISC微处理器行业产生了持久的影响。详细来说,Hennessy和Patterson为设计更快、更低功耗和精简指令集计算机(RISC)微处理器创建了一个系统化的量化方法。几代的架构师们根据他们的这种方法提取出一些持久、可重复的原则已经被应用于学术和工业中的许多项目。如今,每年生产的超过160亿个微处理器中有99%都是RISC处理器,在几乎所有的智能手机、平板电脑和数十亿台组成物联网(IoT)的嵌入式设备中都可以找到。

摘要： AM680芯片是针对视觉即时定位与地图构建(Visual SLAM)而推出的一款高性能和高集成度的SOC。内建双RISC处理器核、地图、导航、传感器、高斯运算等多种硬件加速器,以处理复杂场景运算,提高运算速度和降低运算功耗,实现更准确的定位和地图构建。

摘要： 创维8S87机芯以Mstar的6A928为主平台，搭配MEMC芯片6M50，软件基于Android4．4，搭载酷开5．0系统。采用ARMcortexA17四核处理器，主频高达1．4GHz～1．7GHz，采用32bitRISC处理器，512MB二级缓存。最大分辨率支持3840×2160@60Hz；机芯硬件配置三通道2．5GBDDR3内存和16GBytesEMMC5．0的存储空间，四核MaliT760MP4图形处理器。创维8S87机芯液晶彩电的系统框图及主板供电流程如图l、图2所示。

摘要： 如今的x86处理器设计是之前30年的功能融合，达到目前的Intel-VT与AMD—V指令，支持硬件辅助虚拟化。如果一个x86CISC处理器能做任何事，其实它已经不是最佳选择。专为简化与高集成设计的RISC处理器可提升数据中心里的效率与能耗。出于高计算性能与低功耗使用的需求，系统设计者意识到包罗万象的x86处理器及其负责的指令集使得构建功能与效率都不高。

摘要： 通过研究32位KISC处理器Xscale PxA270的提出嵌入式智能家居系统方案．阐述其工作机制和实现架构，并给出在软硬件平台上的具体实现。结合嵌入式Linux系统实例阐述视频检测原理、嵌入式QT图形界面系统、计算机视觉类库OpenCV等关键技术在嵌入式智能家居控制系统中的应用。方案解决了控制系统的可视化操作问题，提高了系统数据管理效率，并具有通用性可移植到其他硬件或软件平台应用。

摘要： 十年之前，英特尔以“开放的标准化”包抄RISC腰努器时，可能根本没有想到十年之后，RISC处理器的另一阵营——ARM也用同样的策略包抄英特尔×86，这难道是宿命的轮回？不过，英特尔可不会放任ARM偷挖墙角。这不，Av6ton淩动一出，就是为了断掉ARM阵营的念想。

摘要： 引言rn随着数字化技术的飞速发展，嵌入式产品应用在我们生活中的各个方面。尤其是那些高性能、低成本、低功耗的RISC处理器已广泛地嵌入到家用电器、仪器仪表等生活所必需的产品之中。嵌入式产品将面向基层、面向大众，获得更广泛的应用。

摘要： 针对现有继电保护实验装王均不能对合并单元输出信号的分配、传输环节进行完整检验的缺陷,设计了一种新型基于高级RISC微处理器(advanced RISC machines,ARM)和现场可编程门阵列(field -programmable gate array,FPGA)协同工作的智能变电站全场景试验装置硬件平台.结合软件仿真平台,该套系统可以实现模拟实际智能变电站内电子式互感器→采集单元→合并单元的数据传输全过程,将实验室进行的试验带到现场,从而方便、快捷、安全地模拟线路中各种故障,为智能变电站二次继电保护试验提供一种新型的试验装置.实验结果表明,硬件平台能正确发送数据并且同步精度达到20μs.

摘要： 介绍基于FPGA的8位5级流水线RISC处理器软核设计.给出系统结构图及主要模块和流水方式的设计,给出其指令系统.对系统模块进行仿真和综合,结果达到设计要求.设计基于FPGA的软核RISC处理器设计,具有较强的可移植性.

摘要： 针对这样一门实践性比较强的专业课,提出了理论教学和实验教学相互促进的教学方法.通过该配套实验环节,巩固和加强相关基础知识课堂教学效果,使学生更好地了解处理器的构建.学生通过设计硬件电路、仿真调试等实验过程,可以更好地掌握课程的理论知识和应用技能.在教学中,充分发挥教与学的积极性,采用多种教学方式,注重师生交流.

摘要： 介绍了一款基于Microblaze指令集的64位RISC处理器的设计,详细分析了该处理器的主要单元,包括指令集、流水线、运算单元、存储及管理等.该处理器作为64位多核流处理器的基本组成单元,基于由Xilinx公司的Microblaze指令集扩展而来的一种32位RISC指令集,采用五级流水线,支持64位整数乘除法、双精度浮点加减乘除以及开方、桶形移位等面向科学计算所必需的计算功能,为后续相关研究奠定了基础.最后,通过使用ISim12.1模拟软件的在线仿真测试验证了设计的正确性.

摘要： 介绍了一款基于Microblaze指令集的64位RISC处理器的设计,详细分析了该处理器的主要单元,包括指令集、流水线、运算单元、存储及管理等.该处理器作为64位多核流处理器的基本组成单元,基于由Xilinx公司的Microblaze指令集扩展而来的一种32位RISC指令集,采用五级流水线,支持64位整数乘除法、双精度浮点加减乘除以及开方、桶形移位等面向科学计算所必需的计算功能,为后续相关研究奠定了基础.最后,通过使用ISim12.1模拟软件的在线仿真测试验证了设计的正确性.

摘要： 介绍了一款基于Microblaze指令集的64位RISC处理器的设计,详细分析了该处理器的主要单元,包括指令集、流水线、运算单元、存储及管理等.该处理器作为64位多核流处理器的基本组成单元,基于由Xilinx公司的Microblaze指令集扩展而来的一种32位RISC指令集,采用五级流水线,支持64位整数乘除法、双精度浮点加减乘除以及开方、桶形移位等面向科学计算所必需的计算功能,为后续相关研究奠定了基础.最后,通过使用ISim12.1模拟软件的在线仿真测试验证了设计的正确性.

摘要： 介绍了一款基于Microblaze指令集的64位RISC处理器的设计,详细分析了该处理器的主要单元,包括指令集、流水线、运算单元、存储及管理等.该处理器作为64位多核流处理器的基本组成单元,基于由Xilinx公司的Microblaze指令集扩展而来的一种32位RISC指令集,采用五级流水线,支持64位整数乘除法、双精度浮点加减乘除以及开方、桶形移位等面向科学计算所必需的计算功能,为后续相关研究奠定了基础.最后,通过使用ISim12.1模拟软件的在线仿真测试验证了设计的正确性.

摘要： 本文提出了一种加速RSA和SHA算法的复用硬件架构设计方法，通过在RISC处理器中集成一种RSA/SHA复用加密单元来取得高效的密码运算能力。以一种使用该加密单元的安全处理器来验证该方案的有效性，结果表明密钥长度为1024位的RSA算法执行时间为190ms，SHA-1的吞吐率达到64Mb／s。本方案采用SMIC 0.18μm标准CMOS工艺进行了逻辑综合，RSA/SHA复用加密单元的最高时钟频率可达到196MHz，核心电路面积约为2600个等效与非门。

摘要： 本文提出了一种加速RSA和SHA算法的复用硬件架构设计方法，通过在RISC处理器中集成一种RSA/SHA复用加密单元来取得高效的密码运算能力。以一种使用该加密单元的安全处理器来验证该方案的有效性，结果表明密钥长度为1024位的RSA算法执行时间为190ms，SHA-1的吞吐率达到64Mb／s。本方案采用SMIC 0.18μm标准CMOS工艺进行了逻辑综合，RSA/SHA复用加密单元的最高时钟频率可达到196MHz，核心电路面积约为2600个等效与非门。

摘要： 本文提出了一种加速RSA和SHA算法的复用硬件架构设计方法，通过在RISC处理器中集成一种RSA/SHA复用加密单元来取得高效的密码运算能力。以一种使用该加密单元的安全处理器来验证该方案的有效性，结果表明密钥长度为1024位的RSA算法执行时间为190ms，SHA-1的吞吐率达到64Mb／s。本方案采用SMIC 0.18μm标准CMOS工艺进行了逻辑综合，RSA/SHA复用加密单元的最高时钟频率可达到196MHz，核心电路面积约为2600个等效与非门。

摘要： 本文提出了一种加速RSA和SHA算法的复用硬件架构设计方法，通过在RISC处理器中集成一种RSA/SHA复用加密单元来取得高效的密码运算能力。以一种使用该加密单元的安全处理器来验证该方案的有效性，结果表明密钥长度为1024位的RSA算法执行时间为190ms，SHA-1的吞吐率达到64Mb／s。本方案采用SMIC 0.18μm标准CMOS工艺进行了逻辑综合，RSA/SHA复用加密单元的最高时钟频率可达到196MHz，核心电路面积约为2600个等效与非门。

摘要： 分支目标缓冲是动态分支预测的一种手段,其通常做法是将当前进入流水线的指令的地址送入地址标识缓冲区进行比较,这将降低流水线的分支延迟.然而这种方法仅对RISC处理器有效,在针对CISC处理器进行分支目标缓存的设计时,这种方法遇到了困难.本文提出了一种解决办法,即将当前被预测的指令的前一条顺序指令的地址进行TAG比较,且通过计算定量分析了它的效果.

摘要： 分支目标缓冲是动态分支预测的一种手段,其通常做法是将当前进入流水线的指令的地址送入地址标识缓冲区进行比较,这将降低流水线的分支延迟.然而这种方法仅对RISC处理器有效,在针对CISC处理器进行分支目标缓存的设计时,这种方法遇到了困难.本文提出了一种解决办法,即将当前被预测的指令的前一条顺序指令的地址进行TAG比较,且通过计算定量分析了它的效果.

摘要： 本发明公开一种RISC架构处理器的寄存器架构、寄存器组及RISC架构处理器，涉及处理器技术领域。所述寄存器架构包括：若干通用寄存器和若干特殊寄存器；其中：所述通用寄存器，用于提供给处理器根据通用寄存器的指令对所述通用寄存器执行通用的读写操作；所述特殊寄存器，用于提供处理器根据指定的指令对所述特殊寄存器执行条件判断、跳转类操作或运算类操作。从而可以减少处理器指令集条件判断/跳转类指令的种类，减少专用于处理标志位和超出位宽的计算结果的指令类型和数目，降低处理器硬件设计的实现难度和成本，提高处理器执行条件判断、跳转类操作或运算类操作的性能，降低此类操作的指令开销，同时不会明显降低处理器的性能。

摘要： RISC处理器包括序列发生器(12)、寄存器ALU(RALU)(14)、数据RAM(16)和协处理器接口(18)。序列发生器包括一个通过协处理器接口从外部存储器引导的N×32位指令RAM。RALU包括用于存储三个上下文的四端口寄存器文件(40)和ALU(30)。本发明的ISA(指令集体系结构)支持多达8个协处理器。本发明的重要特点是提供多组通用寄存器来存储若干个上下文。按照当前的最佳实施例，提供作为RALU一部分的三组通用寄存器，并提供用于在该三组通用寄存器之间切换的新的操作码。有了多组通用寄存器，上下文切换就能在三个处理周期内完成。此外，在一组通用寄存器被ALU使用的同时，另一组通用寄存器可以由协处理器进行装载。按照当前的最佳实施例，三组通用寄存器的每组都包含28个32位寄存器。此外，按照该当前的最佳实施例，提供四个32位寄存器组成的一组寄存器供在任何上下文中使用。该公用寄存器组被用来存储由一个以上的上下文使用的信息。

摘要： 本申请公开了一种RISC‑V处理器的内存数据读写方法及装置、处理器、存储介质。所述RISC‑V处理器的内核状态分为安全世界和普通世界，所述RISC‑V处理器的内存资源分为安全区域和非安全区域，该方法包括：根据secstatus控制寄存器中的安全状态，通过流水线结构读取下一条指令并对其进行译码，获得操作类型和虚拟地址；当所述操作类型为读或写内存时，将所述虚拟地址与所述安全状态一起依次与内存管理单元中的一级转译后备缓冲器、二级转译后备缓冲器和页表遍历模块进行安全匹配；当所述安全匹配发生安全命中时得到物理地址，将所得物理地址传输至一级缓存中进行内存数据读或写操作。本发明的方法，对RISC‑V处理器进行硬件隔离，保证了RISC‑V处理器对内存数据进行读写时的安全性。

摘要： 本发明公开了RISC处理器及其寄存器标志位处理方法。该处理器包括物理寄存器堆、运算部件和译码器，所述物理寄存器堆包括模拟标志寄存器，用于模拟实现CISC处理器的标志寄存器标志位；所述运算部件包括标志读写模块，用于读写模拟标志寄存器标志位的值。所述运算部件还包括运算控制器，用于在运算过程中，当RISC处理器处于X86虚拟机工作模式时，根据模拟标志寄存器标志位的值，进行控制。

摘要： 本发明公开一种RISC架构处理器的寄存器架构、寄存器组及RISC架构处理器，涉及处理器技术领域。所述寄存器架构包括：若干通用寄存器和若干特殊寄存器；其中：所述通用寄存器，用于提供给处理器根据通用寄存器的指令对所述通用寄存器执行通用的读写操作；所述特殊寄存器，用于提供处理器根据指定的指令对所述特殊寄存器执行条件判断、跳转类操作或运算类操作。从而可以减少处理器指令集条件判断/跳转类指令的种类，减少专用于处理标志位和超出位宽的计算结果的指令类型和数目，降低处理器硬件设计的实现难度和成本，提高处理器执行条件判断、跳转类操作或运算类操作的性能，降低此类操作的指令开销，同时不会明显降低处理器的性能。

摘要： RISC处理器包括序列发生器(12)、寄存器ALU(RALU)(14)、数据RAM(16)和协处理器接口(18)。序列发生器包括一个通过协处理器接口从外部存储器引导的N×32位指令RAM。RALU包括用于存储三个上下文的四端口寄存器文件(40)和ALU(30)。本发明的ISA(指令集体系结构)支持多达8个协处理器。本发明的重要特点是提供多组通用寄存器来存储若干个上下文。按照当前的最佳实施例,提供作为RALU一部分的三组通用寄存器,并提供用于在该三组通用寄存器之间切换的新的操作码。有了多组通用寄存器,上下文切换就能在三个处理周期内完成。此外,在一组通用寄存器被ALU使用的同时,另一组通用寄存器可以由协处理器进行装载。按照当前的最佳实施例,三组通用寄存器的每组都包含28个32位寄存器。此外,按照该当前的最佳实施例,提供四个32位寄存器组成的一组寄存器供在任何上下文中使用。该公用寄存器组被用来存储由一个以上的上下文使用的信息。

摘要： 本申请公开了一种RISC‑V处理器的内存数据读写方法及装置、处理器、存储介质。所述RISC‑V处理器的内核状态分为安全世界和普通世界，所述RISC‑V处理器的内存资源分为安全区域和非安全区域，该方法包括：根据secstatus控制寄存器中的安全状态，通过流水线结构读取下一条指令并对其进行译码，获得操作类型和虚拟地址；当所述操作类型为读或写内存时，将所述虚拟地址与所述安全状态一起依次与内存管理单元中的一级转译后备缓冲器、二级转译后备缓冲器和页表遍历模块进行安全匹配；当所述安全匹配发生安全命中时得到物理地址，将所得物理地址传输至一级缓存中进行内存数据读或写操作。本发明的方法，对RISC‑V处理器进行硬件隔离，保证了RISC‑V处理器对内存数据进行读写时的安全性。

摘要： 本发明公开了RISC处理器及其寄存器标志位处理方法。该处理器包括物理寄存器堆、运算部件和译码器，所述物理寄存器堆包括模拟标志寄存器，用于模拟实现CISC处理器的标志寄存器标志位；所述运算部件包括标志读写模块，用于读写模拟标志寄存器标志位的值。所述运算部件还包括运算控制器，用于在运算过程中，当RISC处理器处于X86虚拟机工作模式时，根据模拟标志寄存器标志位的值，进行控制。

摘要： 公开了一种编译器。该编译器被配置成基于源代码生成可执行代码，其中，源代码包括多个变量。编译器包括被配置成为每个源代码变量分配寄存器的可执行代码生成器，其中，可执行代码生成器被配置成：在一组寄存器类型中选择为每个变量分配的寄存器类型，其中，每个变量的所分配的寄存器与针对该变量确定的确定寄存器类型对应。

摘要： 本发明涉及一种基于RISC‑V处理器的视频压缩卡的加速处理方法，属于视频压缩卡软件压缩研究技术领域。该方法执行如下步骤：1）采集到的图像信息；2）对图像信息完成AVS格式编码；3）利用RISC‑V处理器和协处理器交互完成对步骤2）中图像信息的zig‑zag扫描和游程编码；4）对步骤3）中完成zig‑zag扫描和游程编码的图像信息完成AVS格式熵编码；5）完成AVS视频压缩；协处理器通过协处理器指令参与完成RISC‑V处理器的执行、访存和写回功能。本发明利用RISC‑V本身具有易扩展指令的特性，在编译器层面生成特定的用于Zig‑zag扫描和游程编码的协处理器的指令，添加到传统的CPU指令。