软硬件协同

摘要： 为加快深度学习人脸检测算法MTCNN(multi-task convolu tion neural network)的推理速度,满足许多应用场合检测的实时性的要求,基于Xilinx FPGA ZCU102开发板设计针对MTCNN专门优化的卷积和全连接加速硬件。该加速硬件不仅适用于MTCNN网络,其它神经网络推理算法也可以使用。针对算法特点,硬件采用小而多的计算核心,支持动态分块、图像间混合计算、片上多核共享RAM等完全自主开发的软硬件协同技术。在100 MHZ的频率下对MTCNN应用在加速器上的加速效果进行测试并和ARM程序进行对比,可以得到加速器相对于ARM O2速度加快了6倍多。

摘要： 军用飞机故障预测与健康管理(PHM)系统设计与工程应用存在设计标准缺失、复杂度高、准确率低等问题。通过对PHM系统数据、结构、功能维度的设计需求分析,提出三维多相迭代设计准则;基于三维多相设计准则对PHM系统设计流程进行梳理;提出基于软硬件协同加速的健康管理实时化、基于知识图谱的知识逻辑可视化、基于MBSE的PHM系统模型化的三化一体设计架构,并通过多领域模型联合仿真进行验证。结果表明:该设计架构实现了5.63倍的加速计算效果与82.7%的计算功耗缩减,提升了PHM系统知识与设计需求管理的可追溯性。

摘要： 遥感数据的多样性及获取能力增加使得星上产生的数据量呈几何级增长,这给遥感卫星数据传输系统造成了巨大压力,导致遥感卫星数据传输系统无法满足实时传输的需求,成为遥感数据应用的瓶颈。研究海量遥感卫星数据传输系统及技术是目前国际卫星信息网络科学技术的前沿领域之一。围绕遥感卫星高速数据传输瓶颈、遥感载荷利用率以及星上存储等关键问题,将传统的卫星数据传输系统与星上智能处理相结合提出一种遥感卫星计算传输框架,并分析其关键技术。

摘要： 传统的OpenHW设计采用ARM7结合现场可编程门阵列(fi eld-programmable gate array,FPGA)(Spartan6)两片芯片构成AMP架构来实现软硬件协同设计,但是由于两个处理器间的通信使用片外异步总线电磁兼容(electro magnetic compatibility,EMC),数据传输速率受限,致使软硬件协同设计的优势并不能发挥到极致。针对这一情况,设计了一种功能更加完善、架构更加统一、组件化的移动机器人平台。基于Zynq平台的软硬件协同方法,通过底层的传感器进行数据采集、图像处理、运动控制,到系统上层的人机交互、将这些功能集成在一块芯片中完成,继而对系统进行软硬件融合的方式进行开发,力求在开发效率、开发成本和系统性能等方面得到全面的优化。

摘要： 国产高性能计算(high performance computing,HPC)系统研制世界领先、芯片架构百花齐放,系统运营依托国家超算中心形成良好发展态势。国产高性能并行应用在若干关键技术点方面世界领先,应用支撑环境发展迅速,但工业软件和队伍建设挑战巨大。在后摩尔时代,需要立足人类文明进步来推动并行应用软件生态建设,工业软件要从产品角度全方面与国外商业软件进行对标;重点关注应用软件云、软硬件协同优化、面向领域的定制芯片架构和定制编译技术;在开源模式、知识产权保护和人才评价方面要与时俱进,从制度上促进应用软件生态的繁荣。

摘要： 为了提高基于立体视觉的光学定位中近红外(NIR)发光标记的定位精度,同时满足高速率高分辨率NIR图像的实时处理性能需求,基于Zynq平台设计了NIR目标的实时检测系统。利用平台集成的ARM+现场可编程门阵列(FPGA)架构,实现了3台工业相机的图像同步采集与传输、畸变校正、分割等功能,通过灰度重心法提取目标中心并传输给上位机进行目标的立体匹配及实时显示。部署了Linux系统对各模块进行控制及调度,采用高层次综合方法设计算法,实现算法的流水线并行运行。实验结果表明:系统能够对3台相机的高分辨率图像内目标以60帧/s的速率完成实时同步检测与定位,定位精度高,满足实际手术导航应用场景需求。

摘要： 为在较低成本下解决单像素成像速度问题,从硬件和算法两个层面提出解决方案,搭建软硬件协同的单像素成像体系。算法层面在Hadamard单像素成像中引入DQN算法,提出DQN-Hadamard单像素成像,获得对特定目标物体的相对最优采样顺序。硬件层面基于LED阵列的高速低成本基底图案投射方案,选择ARM与FPGA特性结合的ZYNQ 7020作为主控,搭建ARM与FPGA协同的Hadamard单像素成像系统。最后结合算法与硬件,完成DQN-Hadamard单像素成像在ARM与FPGA协同的Hadamard单像素成像系统的移植,并与自适应斜Z字形采样单像素成像做了详细比较。成像结果显示,所提方案在30%的采样率下即可重建目标物体图像,验证了低成本软硬件协同单像素成像的可行性。

摘要： 本文针对软件和硬件实现方式各自的优点及不足,提出遗传算法的软硬件协同设计方法,并且将这种方法在FPGA上进行具体的实现.首先根据软硬件的不同特点以及设计实现的目标,对遗传算法的功能模块进行软硬件划分,然后对硬件实现的部分进行详细的介绍,包括模块之间的连接、模块的内部状态机、模块的端口、所有硬件模块的功能仿真.同时,为了保证软硬件之间正常通讯,本文提出一种新的软硬件交互通讯协议,通过实验验证本设计的可行性.

摘要： 当前芯片虚拟验证中,一般使用硬件描述语言(verilog语言或SystemVerilog语言)构建主机模型和验证平台,模拟主机行为,对待测设计施加激励.对于GPU芯片而言,由于芯片功能被拆分到软件驱动和硬件设计,且软件驱动功能极其复杂,导致利用硬件描述语言模拟软件驱动行为的主设备模型很困难,不仅开发时间较长,还难以确保主设备模型和软件驱动行为一致,且还需单独开发对软件驱动的验证平台.因此,该文提出了一种GPU芯片的软硬件协同验证平台构建方法,以SystemC语言作为桥梁,在虚拟验证平台中兼容软件语言开发的激励和驱动,以及使用硬件语言开发的待测设计,不仅能够加快GPU虚拟验证平台的开发进度,还能保证虚拟验证和芯片的测试时主设备模型行为的一致性,对当前GPU芯片验证工作很有帮助.

摘要： 某些特殊领域(如医用电子内窥镜)对视频成像实时性要求很高,但图像处理数据带宽不够会导致画面延迟卡顿。为解决此类问题,提出一种基于Zynq-7000的实时视频图像处理系统框架。根据软硬件协同设计方法,通过Zynq的可编程逻辑器件PL端实现OV5640摄像头的视频数据采集,HDMI显示输出功能;通过Xilinx HLS将图像处理算法从C/C++转换成Verilog并封装成IP核,最后通过Zynq的ARM-Cortex A9 PS端实现对整个FPGA工程的控制。该实时视频图像处理系统框架实现1280×720分辨率下30FPS的实时视频图像处理功能,为图像处理算法提供了方便的硬件验证平台。

摘要： 为提高专用指令集处理器设计中的验证效率,将专用指令集处理器的寄存器传输级设计验证与指令集模拟器等软件开发工具的测试相结合,提出一种软硬件协同验证方法.该方法以硬件RTL模型为主控端,以软件模型为被控端,利用Verilog PLI 2.0提供的库函数,实现粗粒度上的同步,细粒度上的比较,仿真结果自动比对得出联合验证结果，实践证明,该方法能够有效提高验证效率和覆盖率,缩短验证周期。

摘要： 随着晶体管特征尺寸的缩小、晶体管密度的增大、工作电压的降低以及工作频率的升高，集成电路芯片对电压扰动、电磁干扰以及辐射等各种噪声干扰变得更加敏感，使处理器的可靠性面临日益严峻的挑战．容错设计是提高计算系统可靠性的重要方法．为了更好地指导容错设计，需要统计分析各种故障对计算系统可靠性的影响．搭建可靠性评估平台的主要目的就是快速准确地评估各类故障对计算系统可靠性的影响．我们分析了现有的可靠性评估方法，搭建了一个软硬件协同的微处理器可靠性设计评估平台．该平台具有良好的调试性，便于体系结构设计人员分析改进容错设计．

摘要： 本文采用了基于SPARC V8架构的LEON3处理器软核,以软硬件协同设计的方案,设计了以A/D为输入信号、PWM为输出信号的伺服系统控制器.仿真与测试结果表明,该控制器处理性能优异,可扩展性强,接口类型丰富,大大增强了伺服控制系统的性能。

摘要： 针对硬件实现的纠1位错检2位错(SEC-DED)的编码用于内存的保护时纠错能力有限的问题,提出了一种软硬件协同的检错纠错(EDAC)编码方法。在硬件对水平方向的每个字进行SEC-DED编码的基础上,该方法在软件上对垂直方向的每个位片进行奇偶编码,并通过软硬件协同的方式来发现并纠正内存位翻转错误.相对于纯硬件的EDAC方法而言,该方法能纠正更多的内存位翻转错误,并且无需增加硬件资源开销.理论分析和实验结果表明,内存在软硬件协同EDAc保护下的可靠性比在纯硬件EDAC保护下的可靠性具有一定程度的提高.

摘要： 为满足对大容量存储器快速、灵活简便的存取要求,提出了一种基于虚拟JTAG通道的通用NAND Flash存储控制器设计新方法.设计借助JTAG通道,采用软硬件协同工作的方法完成对Flash存储器的访问.由于引入JTAG通道,整个设计内部细节对设计者而言都是全可视的,具有很强的可调试能力,方便设计者尽早发现设计问题所在,提高设计开发效率.此外,该设计方法可以摆脱对处理器的依赖,独立地实现对Flash的控制，适用范围更广,用户操作更方便.实验结果表明,利用JTAG通道的设计方法设计出的Flash控制器和传统的纯软件、纯硬件设计方法相比,速度更快,操作更灵活简便,系统兼容性更好.

摘要： 本文为以国产SPARCv8为CPU核心的GPS导航SOC芯片提出一种结合传统方法和抽象化硬件结构两者的优点．采用Carbon系列工具进行软／硬件协同验证的方法。总线与外设等标准IP、采用ESL方法,为了加快Spaec v8的仿真速度及重用IGPS基带相关器通道IP，采Carbon公司的C M S工具生成Spaec v8和GPS基带IP模块的SystemC模型。基于这两种模型使用SOC Designer工具搭建SOC架构平台，在此平台完成导航算法硬件架构与软件架构的协同验证与优化。

摘要： 为进一步解决目前手机恶意短信治理效果不理想的现状,提出软硬件协同式多精度匹配技术对恶意短信进行特征提取和识别,并进一步实现抗体库的自动更新。在对三个月时间内由96 名志愿者收集到的1920条手机短信的仿真实验中,恶意短信过滤的准确率达到97.0%。可见,该方法可有效提高恶意短信的防治效果。

摘要： 使用FPGA等硬件对片上网络进行验证，相对于使用行为级的验证更为快速和精确。然而，受限于硬件资源的有限性，很难在一个FPGA系统中部署计算资源来模拟真实的计算环境。采用软件模拟的方式评估所设计的片上网络系统，虽然便于实现且成本低廉，但是却不能反映数据在网络通路中传输时的真实情况且速度较慢。本文提出了一种新的验证片上网络的方法——利用软硬件协同的方式对片上互联网络进行验证。将整个基于片上网络的系统分为两大模块：片上网络和处理单元。通过硬件来实现结构相对简单且同构的片上网络部分，而扩展需求高，复杂多变的处理单元则通过软件来实现，二者结合，很好的实现了完整的系统。这种软硬协同的方法不但能够真实的反映NOC系统在进行数据传输时的状态，同时也能忽略硬件条件的限制，较方便的模拟不同的处理单元。

摘要： 从板级设计和工程实践的角度研究并总结了基于FPGA的模拟信号采样与数字控制系统的设计技术,基于软硬件协同设计的思想把设计分为硬件设计和IP核设计两个部分,对设计中出现的常见问题做了分析并给出相应设计建议.给出了基于Protel DXP的FPGA采样控制系统电气原理和PCB设计方法,以A/D转换芯片的驱动为例阐述了基于VHDL语言的AD、DA芯片驱动以及控制算法等IP核的开发流程.在Modelsim中对IP核做了电路行为仿真,仿真结果表明IP核实现了预设功能.设计结果制成了样板,调试结果表明本文的硬件设计方法具有工程实践意义.

摘要： 片上网络NoC技术作为新一代的SoC IP互连技术,有效的解决了甚大规模SoC面临的巨大互连挑战。本文提供了一种基于FPGA的软硬件协同NoC模拟方法NoCEP,能够很大幅度的提高模拟速度和灵活性,并具有良好的通用性和可扩展性。

摘要： 本发明提出了一种软硬件解码方法及装置和一种软硬件编码方法及装置，其中，软硬件解码方法包括：通过芯片内的第一解码算法组对接收到的IPSec协议报文进行初步解封装处理；确定初步解封装处理后的IPSec协议报文中是否具有第一解码算法组未还原的报文；当确定初步解封装处理后的IPSec协议报文中具有第一解码算法组未还原的报文时，将初步解封装处理后的IPSec协议报文发送至中央处理器；通过中央处理器按照第二解码算法组对初步解封装处理后的IPSec协议报文进行二次还原处理。通过本发明的技术方案，将软件与硬件结合起来，可以兼具芯片的处理能力强、速度快与中央处理器便于更新、灵活性强的特点，使编解码能够达到最好的成效。

摘要： 本发明包括一种装置，所述装置包括一种处理器，用于识别程序中的代码段；分析所述代码段以确定内存访问模式；如果所述内存访问模式是规则的，那么通过在所述代码段前设置控制寄存器为所述代码段开启硬件预取；以及通过在所述代码段后重置所述控制寄存器关闭所述硬件预取。本发明还包括一种方法，所述方法包括识别程序中的代码段；分析所述代码段以确定内存访问模式；如果所述内存访问模式是规则的，那么通过在所述代码段前设置控制寄存器为所述代码段开启硬件预取；以及通过在所述代码段后重置所述控制寄存器关闭所述硬件预取。

摘要： 一种电子装置包括一重映射硬件、一处理器，及一北桥集成电路。重映射硬件将虚拟地址转换为实体地址。处理器执行一软件，用于对重映射硬件进行配置。北桥集成电路将实体地址传送给处理器。当软件变更对重映射硬件的配置时，重映射硬件输出一数据引流指令。当北桥集成电路于一第一时间点接收数据引流指令，北桥集成电路搁置第一时间点之后尚未执行的指令，直到于一第二时间点执行完成第一时间点之前正在执行的指令为止，并且于第二时间点，输出一应答指令给重映射硬件。重映射硬件依据应答指令，通知处理器数据引流指令的执行已完成。

摘要： 本发明提供了一种通过软硬件协同提高硬件报文分类规则容量的方法。在硬件中采用大容量的SRAM(静态随机访问存储，容量可达几百MB)保存报文分类规则，以hash表的形式存储，通过在软件中建立硬件hash表的扩展的副本，由软件负责构造和维护报文分类规则，使得硬件报文分类系统可以配置大容量的规则。由于使用了SRAM以及hash表，不仅仅能快速、方便管理SRAM中的规则，保证了硬件上的规则匹配效率，同时由于SRAM存储介质的容量较大，能够存储更多的规则。

摘要： 本发明提供了一种通过软硬件协同提高硬件报文分类规则容量的方法。在硬件中采用大容量的SRAM(静态随机访问存储，容量可达几百MB)保存报文分类规则，以hash表的形式存储，通过在软件中建立硬件hash表的扩展的副本，由软件负责构造和维护报文分类规则，使得硬件报文分类系统可以配置大容量的规则。由于使用了SRAM以及hash表，不仅仅能快速、方便管理SRAM中的规则，保证了硬件上的规则匹配效率，同时由于SRAM存储介质的容量较大，能够存储更多的规则。

摘要： 本发明公开了一种自适应接口FPGA软硬件协同仿真加速系统。该系统包括：上位机和硬件板卡端，上位机包括仿真软件单元和通信单元，硬件板卡端包括主FPGA单元和从FPGA单元，仿真软件单元在运行仿真之前控制被测设计的配置流bit文件加载至从FPGA单元，并向主FPGA单元写入激励数据；通信单元负责仿真激励数据、仿真测试数据及被测设计配置数据的传输通信，根据用户测试需求选择PCIE XDMA或USB GPIF II其中一种通信方式；主FPGA单元接收被测FPGA设计仿真结果，并发送至通信单元；从FPGA单元根据激励数据对被测设计进行仿真测试，得到测试数据。本发明可以提高FPGA设计仿真验证的效率。

摘要： 本发明公开了一种软硬件协同编译处理方法及系统，系统包括环境配置器、命令解析器、代码填充器、调度器和异构目标系统，代码填充器用于获取用户源程序路径，读取源码并根据宏定义识别异构目标系统，补全异构目标系统相关的代码，进行源码的一次填充和二次填充；调度器分别用于实现编译调度和执行调度功能；异构目标系统用于编译处理用户模态数据，包括不少于两种异构的目标子系统；每个目标子系统均包括与目标相关的中端编译器、后端编译器以及与目标相关的运行环境。本发明能够实现网络数据包在软硬交换机之间根据实际业务需求相互切换、协同处理，实现网元设备深度可编程的同时，保证高水平的数据包处理效率。

摘要： 本发明公开了一种基于Zynq的XMSS算法软硬件协同加速计算系统，该系统包括硬件加速模块、软硬件交互接口模块以及软件端控制模块；硬件加速模块包括选择模块以及三个硬件加速算子模块；软硬件交互接口模块包括硬件接口AXI‑Stream模块以及数据搬运工具DMA的配置；软件端控制模块包括三个算子的输入数据帧构建以及数据发送和接收逻辑设计。本发明基于Zynq‑7000平台，利用Zynq SOC特殊的FPGA+ARM(CPU)的架构以及Zynq内置的高速AXI总线，进行软件端和硬件算子的数据交互，以较低的资源消耗和较快的速度实现XMSS算法。

摘要： 本发明公开了一种软硬件协同控制的自管理主备切换方法，它涉及数字复分接设备的主控板的主备切换，它由CPU模块、FPGA模块、以太网接口、以太网交换模块等组成。本发明实现复接器主控板主备切换；无需专门的管理控制单元，由主控板自管理实现；主备切换由FPGA和CPU实现软硬件协同控制实现，在主控CPU程序异常的情况下能够完成切换功能；主备切换无需插拔电缆和更换维护管理IP地址；主备主控板的复分接参数同步更新，业务复分接同时进行，主备切换对当前的业务传输影响小。本发明适用可靠性要求较高的数字复分接器。

摘要： 本发明基于FPGA原型的SoC软硬件协同验证系统及方法，其中系统包括多台计算机，通过物理接口连接至多台计算机上的至少第一套FPGA原型验证平台以及通过物理接口连接至多台计算机上的至少第二套FPGA原型验证平台。本发明通过设置两套FPGA原型验证平台，满足了高性能SoC接口分类测试操作，其中，第一套FPGA原型验证平台用于通用接口转接测试验证，第二套FPGA原型验证平台对专用接口转接测试验证，本发明采用模块化设计思路，改进了基于FPGA原型的协同验证方法，本发明提供的系统及方法复用性强，避免了多个系统重复开发，极大提高了芯片流片前的验证进度，缩小软硬件的整合时间。