System Generator

摘要： 在宽带雷达系统中,阵列对宽带信号进行时域波束形成时,必须引入真实时延补偿。传统模拟延迟器件成本高、体积大且精度有限,而数字延时补偿可低成本地实现连续可变的高精度时延补偿,具有较强的工程应用价值。由于宽带信号高数据率的特点,基于FPGA的数字延时补偿比DSP具有更大的实时性优势和成本优势,论文使用Xilinx公司的System Generator工具对系统进行模型化设计,通过Farrow可变分数延时滤波器和CORDIC算法等方法,在单片FPGA中实现连续可变延时补偿的功能,完成宽带数字阵列波束形成的预处理。

摘要： 在信号处理系统开发中,基于现场可编程门阵列(FPGA)的对数处理对开发人员的算法逻辑和硬件水平有较高的要求。针对该问题,介绍了一种基于FPGA的任意底对数变换实现方法。该方法采用分段拟合方式进行对数变换,利用简单的乘法和加法运算,在FPGA平台上实现了实时、高精度的对数运算,并在对数变换的FPGA实现时,联合System Generator、MATLAB和Simulink开展FPGA设计与验证协同开发。对比该方法与基于硬件描述语言(HDL)开发方法的计算效率和硬件资源使用情况,说明该方法能够显著提高FPGA对数处理的开发效率,并在设计实现的同时完成设计验证,便于在工程中实现设计的共享和移植。

摘要： 快速实现干扰算法和产生干扰信号是干扰机设计过程中重要的工程问题.基于此提出了基于System Gener-ator的干扰模块设计方法.通过Simulink和System generator搭建干扰算法电路,设计常用干扰样式,在现场可编程门阵列(FPGA)中直接生成电路设计.本设计方法可以快速生成干扰样式的电路,具有易复用、易生成和易修改的优势.

摘要： 针对毫米波通信的高速率和低时延设计要求,设计实现1/2码率(2,1,7)卷积码的低时延译码.采用高度并行优化实现框架、低延时的最小值选择方式,获得Viterbi硬判决译码算法的输出.利用基于Xilinx公司的Artix7-xc7a200t芯片综合后,译码器的数据输出延时约89个时钟周期,最高工作频率可达203.92 MHz.结果表明,该译码器可支持吉比特级的数据传输速率,实现了低延时、高速率的编译码器.

摘要： 毫米波通信链路是5G/6G以及无线专网的重要传输技术,自适应调制解调器可以对抗雨衰等环境影响,有效保障通信链路质量.利用System generator和Vivado等工具在FPGA实现并验证了适应于毫米波通信链路的自适应调制解调模块,支持BPSK-4096QAM的7种调制方式,实现时延小于18个时钟周期,并保证误信率在低于10-5情况下,可依据信道测量和信令指令进行自动切换.

摘要： 本文首先比较了现有的两种FPGA设计方法,重点介绍了图形化编程的优点,然后基于System Generator设计工具.以Sobel边缘检测算法为例,在Matlab/Simulink平台上构建了数字图像处理系统.将该算法进行图形化建模及在线仿真,并将设计结果编译为硬件描述语言(HDL).最后对系统进行了功能验证和测试结果分析,讨论了图形化建模的直观处理结果、RTL级视图、实际消耗资源情况以及运行速度等情况.

摘要： 给出了Turbo译码器的FPGA实现方案。译码器采用了Log-Map译码算法和基于模型的system generator实现方法，可以针对不同帧长的Turbo码进行译码。在Xilinx公司的Vc6vlx130t-2ff484上验证了实现的有效性。当帧长为1434时5次迭代，译码延迟为374us,数据吞吐量为8.6Mbits/s.最后在高斯白噪声下测试了Turbo码的误码率性能。

摘要： 给出了Turbo译码器的FPGA实现方案。译码器采用了Log-Map译码算法和基于模型的system generator实现方法，可以针对不同帧长的Turbo码进行译码。在Xilinx公司的Vc6vlx130t-2ff484上验证了实现的有效性。当帧长为1434时5次迭代，译码延迟为374us,数据吞吐量为8.6Mbits/s.最后在高斯白噪声下测试了Turbo码的误码率性能。

摘要： 给出了Turbo译码器的FPGA实现方案。译码器采用了Log-Map译码算法和基于模型的system generator实现方法，可以针对不同帧长的Turbo码进行译码。在Xilinx公司的Vc6vlx130t-2ff484上验证了实现的有效性。当帧长为1434时5次迭代，译码延迟为374us,数据吞吐量为8.6Mbits/s.最后在高斯白噪声下测试了Turbo码的误码率性能。

摘要： 给出了Turbo译码器的FPGA实现方案。译码器采用了Log-Map译码算法和基于模型的system generator实现方法，可以针对不同帧长的Turbo码进行译码。在Xilinx公司的Vc6vlx130t-2ff484上验证了实现的有效性。当帧长为1434时5次迭代，译码延迟为374us,数据吞吐量为8.6Mbits/s.最后在高斯白噪声下测试了Turbo码的误码率性能。

摘要： 给出了Turbo译码器的FPGA实现方案。译码器采用了Log-Map译码算法和基于模型的system generator实现方法，可以针对不同帧长的Turbo码进行译码。在Xilinx公司的Vc6vlx130t-2ff484上验证了实现的有效性。当帧长为1434时5次迭代，译码延迟为374us,数据吞吐量为8.6Mbits/s.最后在高斯白噪声下测试了Turbo码的误码率性能。

摘要： 给出了Turbo译码器的FPGA实现方案。译码器采用了Log-Map译码算法和基于模型的system generator实现方法，可以针对不同帧长的Turbo码进行译码。在Xilinx公司的Vc6vlx130t-2ff484上验证了实现的有效性。当帧长为1434时5次迭代，译码延迟为374us,数据吞吐量为8.6Mbits/s.最后在高斯白噪声下测试了Turbo码的误码率性能。

摘要： 给出了Turbo译码器的FPGA实现方案。译码器采用了Log-Map译码算法和基于模型的system generator实现方法，可以针对不同帧长的Turbo码进行译码。在Xilinx公司的Vc6vlx130t-2ff484上验证了实现的有效性。当帧长为1434时5次迭代，译码延迟为374us,数据吞吐量为8.6Mbits/s.最后在高斯白噪声下测试了Turbo码的误码率性能。

摘要： 介绍了一种用可编程器件FPGA实现遗传算法(称为进化硬件)的设计方法。使用XILINX System Generator(SG)工具，应用Matlab/Simulink软件平台构建了适用于FPGA的标准遗传算法模型，并在Matlab中快速仿真成功，且自动生成可以综合并可实现的Verilog HDL代码，最后下载到 XILINX Spartan-3E starter kit开发板进行硬件验证。结果表明，该设计方法满足进化硬件中对于遗传算法的要求，与传统的FPGA编程设计方法相比，不仅可以避免繁琐的编程工作，而且具有设计流程直观、仿真准确迅速、算法修改容易等优点。

摘要： 介绍了一种用可编程器件FPGA实现遗传算法(称为进化硬件)的设计方法。使用XILINX System Generator(SG)工具，应用Matlab/Simulink软件平台构建了适用于FPGA的标准遗传算法模型，并在Matlab中快速仿真成功，且自动生成可以综合并可实现的Verilog HDL代码，最后下载到 XILINX Spartan-3E starter kit开发板进行硬件验证。结果表明，该设计方法满足进化硬件中对于遗传算法的要求，与传统的FPGA编程设计方法相比，不仅可以避免繁琐的编程工作，而且具有设计流程直观、仿真准确迅速、算法修改容易等优点。

摘要： 介绍了一种用可编程器件FPGA实现遗传算法(称为进化硬件)的设计方法。使用XILINX System Generator(SG)工具，应用Matlab/Simulink软件平台构建了适用于FPGA的标准遗传算法模型，并在Matlab中快速仿真成功，且自动生成可以综合并可实现的Verilog HDL代码，最后下载到 XILINX Spartan-3E starter kit开发板进行硬件验证。结果表明，该设计方法满足进化硬件中对于遗传算法的要求，与传统的FPGA编程设计方法相比，不仅可以避免繁琐的编程工作，而且具有设计流程直观、仿真准确迅速、算法修改容易等优点。