片上系统(SOC)

摘要： 随着基于模块化多电平换流器(MMC)拓扑的柔性直流工程技术广泛使用,相应的电磁暂态(EMT)实时仿真技术变得尤为关键。为了实现基于MMC的柔性直流输电系统的实时仿真,提出一种适用于现场可编程逻辑门阵列(field programmable gate arrays,FPGA)的MMC实时片上系统(SoC)仿真模型及其计算方法。在此实时仿真模型的基础上,将MMC桥臂等效为一个戴维南电路,当MMC电平数变化时,仿真节点数不变,极大加快仿真过程。该方法不仅可以抑制故障下的数值振荡问题,而且可以实现多个子模块串联下的实时仿真。与PSCAD仿真结果的对比验证表明,所提实时仿真模型及计算方法能准确、高效地刻画子模块级和系统级的动态特性。

摘要： 深度神经网络在图像分类、语音识别、视频检测等领域都取得了巨大的成功,这些领域主要采用了卷积神经网络(CNN)、长短期记忆(LSTM)中的一种或者两种网络类型.由于CNN和LSTM网络结构的差异使得现有深度神经网络加速器无法同时高效支持这两种网络类型.权重二值化使得加速器对于CNN和LSTM的同时支持更加高效,同时使得计算复杂度和访存量大幅降低,使得神经网络加速器能够获得更高的能效,并且二值权重对中小规模神经网络模型的精度损失的影响非常有限.本文提出了一种高效支持CNN与LSTM的二值权重神经网络加速器设计结构,该结构在运行CNN和LSTM网络模型时,其核心运算单元利用率超过已有加速器,并且该加速器通过了片上系统(SoC)芯片验证,经过芯片实测,该加速器芯片能效在SoC系统级别达到了6.43 TOPS/W.

摘要： RISC-Ⅴ指令集架构,通用、开放、免费,其形成的芯片或FPGA_SoC平台既具有Intel、Arm等常用微控制处理器的优势,又可以灵活应用、自主发展、打破技术垄断、促进高速无障碍发展.了解熟悉常用RISC-Ⅴ_ISA芯片或FPGA_SoC平台,合理选择运用,恰到好处地进行嵌入式硬软件应用系统开发,是降低科技研发门槛、简化开发复杂程度、提升产品系统实时性和性价比的有效途径.

摘要： 差分功耗攻击技术是恢复密码设备密钥最有效的攻击手段之一,但在攻击过程中,如果使用不合适的采样点,将引入额外噪声,会降低攻击成功率.为此,提出了一种基于能量模型的能量迹分类方法,旨在定位能量迹中与密钥具有较强相关性的特征点.分别利用汉明距离和汉明重量2种能量模型定位特征点,截取特征点附近少量采样点构成特征区间.攻击不同密钥下载有128位AES算法的SoC芯片,实测结果表明:利用汉明距离能量模型得到的最佳特征区间的长度较短.最终,基于汉明距离能量模型得到的特征点定位方法具有较低的样本计算量,且缩减了大量的样本量.

摘要： 针对无人机自主着陆的跑道检测、识别、跟踪等视觉算法中需要对大量图像进行缩放处理以便后续计算,但又对实时性要求比较高的情况,根据输入输出像素点的映射关系提出了一种适用于硬件加速的图像缩放算法,简化算法结构的同时利用现场可编程门阵列进行模块硬件功能的设计对算法加速,并采用软硬件协同的体系结构搭建实时图像处理系统.实验结果表明,该缩放算法处理精度高、耗时少,且用硬件逻辑实现后,可以进一步提速171倍,硬化后的系统可以通过摄像头获取图像数据,实时处理后在显示器中显示,达到30帧/s的处理速度,可以应用于实时性要求较高的图像处理算法中.

摘要： 软件无线电硬件平台的发展趋势不仅是追求更多功能和更高性能,而且小型化和轻量化也成为其未来发展的方向.面向机载软件无线电系统,在分析现有架构的基础上,从改进设计架构、增加资源集成度和提高资源利用率三个角度切入,对射频采样、封装系统、片上系统和局部重配置等关键技术进行了研究,并提出对应的设计方法,为构建小型化的软件无线电硬件平台提供了参考.

摘要： 随着半导体工艺的发展,片上系统(System-on-Chip,SoC)内部集成的不同功能IP(Intellectual Property)核越来越多.各IP核通过总线方式连接,多核同时抢占总线很大地制约了片上系统的性能.高效的总线仲裁器可以解决多核抢占总线引起的冲突和竞争问题,提升片上系统性能.该文提出一种改进的高速彩票总线仲裁器.使用4相双轨协议代替时钟实现彩票抽取机制以防止彩票丢弃,采用异步流水线交叉并行的工作方式以提升工作速度.在NINP(NonIdling and NonPreemptive)模型下通过65 nm CMOS工艺的Xilinx Virtex5板级验证,相比经典彩票仲裁器和动态自适应彩票仲裁器,具有更好的带宽分配功能,有效避免“撑死”和“饿死”现象,工作速度提高49.2％以上,具有一定的功耗优势,适用于有速度要求的多核片上系统.

摘要： 互连网络在粗粒度可重构结构(Coarse-Grained Reconfigurable Array,CGRA)中非常重要,对CGRA的性能、面积和功耗均有较大影响.为了减小互连网络导致的面积开销和功耗并提升CGRA的性能,该文提出一种具有自路由和无阻塞特性的互连网络,构建了一种层次型的网络拓扑结构.通过这种互连网络,任意一对处理单元之间均可以建立连接和交换数据,而且这种连接是自路由和无阻塞的.实验结果显示,与已有结构相比,该结构以至多增加14.1％的面积开销为代价,获得最高可达46.2％的整体性能提升.

摘要： 为减少片上系统(SoC)中访存模块的漏电功耗,在分析访存行为的基础上,提出了一种基于独占式访存调度的电源门控方法.该方法根据访存模块对延迟容忍度较高和功耗优化空间很大的特点,利用访存调度器将访存模块的请求集中于窗口中,并在窗口关闭时对访存模块及其访存通路使用电源门控.相对于已有方法,该方法不但增加了电源门控的可用范围,同时可更多地降低漏电功耗.实验结果表明,该方法可以在不影响访存性能的情况下减少访存模块约70％的漏电功耗.

摘要： 在片上系统(System on Chip,SoC)通信中,主机与从机进行通信时,为了实现主机与从机之间的高速寄存器读写操作,提出了一种由主机发起、从机响应、低位宽和高速率的总线传输协议.该总线由片选使能线、时钟传输线和双向数据传输线组成,分析了传输时主机写从机、主机读从机的总线行为,以及主机解析从机写操作和从机解析主机读操作的过程.采用VHDL语言实现了总线的硬件设计,并对总线的读写行为做了功能和性能测试,该总线接口可以满足实际应用需求.

摘要： 本文详细地介绍了重型定量给料机的机械设计及其控制仪表的研制，同时对本机械的实际应用效果作了简单的描述。

摘要： 本文详细地介绍了重型定量给料机的机械设计及其控制仪表的研制，同时对本机械的实际应用效果作了简单的描述。

摘要： 本文详细地介绍了重型定量给料机的机械设计及其控制仪表的研制，同时对本机械的实际应用效果作了简单的描述。

摘要： 本文详细地介绍了重型定量给料机的机械设计及其控制仪表的研制，同时对本机械的实际应用效果作了简单的描述。

摘要： 本文详细地介绍了重型定量给料机的机械设计及其控制仪表的研制，同时对本机械的实际应用效果作了简单的描述。

摘要： 本文详细地介绍了重型定量给料机的机械设计及其控制仪表的研制，同时对本机械的实际应用效果作了简单的描述。

摘要： 本文详细地介绍了重型定量给料机的机械设计及其控制仪表的研制，同时对本机械的实际应用效果作了简单的描述。

摘要： 本文详细地介绍了重型定量给料机的机械设计及其控制仪表的研制,同时,对实际应用效果作了简单的描述.

摘要： 本文详细地介绍了重型定量给料机的机械设计及其控制仪表的研制,同时,对实际应用效果作了简单的描述.

摘要： 本文详细地介绍了重型定量给料机的机械设计及其控制仪表的研制,同时,对实际应用效果作了简单的描述.

摘要： 提供了片上系统(SOC)装置、显示驱动器和SOC系统。所述片上系统(SoC)装置包括：显示控制器，被配置为接收触发信号，并基于触发信号输出图像数据；收发器，被配置为接收第一中断。在第一模式下，显示控制器被配置为与触发信号的脉冲同步地输出图像数据。在与第一模式不同的第二模式下，显示控制器被配置为仅在接收到第一中断之后与触发信号中包括的脉冲同步地输出图像数据。

摘要： 基于片上系统SOC的BIST通用基础测试模块及测试系统及利用此系统的测试方法，它涉及一种混合电路的测试模块及测试方法，它解决了现有的自动测试设备存在的体积大、成本高、限制电流、测试不灵活的问题，测试功能模块由片上系统SOC、跟随器、模拟开关和电平转换电路连接而成。测试系统除包括测试功能模块外，还包括控制器。测试方法具体如下：一、片上系统SOC控制模拟开关由工作状态转换到测试状态；二、产生激励信号；三、对响应信号进行A/D采样，并存储采样结果；四、根据采样结果的数据传输方式进行数据处理并显示结果；五、片上系统SOC控制模拟开关测试状态转换到工作状态。本发明适用于混合电路的测试。

摘要： 公开了用于验证集成电路，尤其是由其构成的片上系统的改进的方法和结构。我们的方法——我们称为快速错误检测——硬件(QED‑H)——有利地快速检测和修复SoC硬件部件内的异常(漏洞)——并且特别地定制的不必是软件可编程的SoC硬件部件。进一步有利地，本公开的方法与现有的快速错误检测(QED)技术兼容，并且还可扩展至目标软件可编程部件。与现有方法强烈对比，本公开的方法表示新系统验证方法，其在软件和硬件部件中无缝且系统地建立验证检查，因而使整个SoC的所有数字部件的极快速错误检测和定位能够有利地产生生产率和上市时机收益。

摘要： 在实施例中，针对处理器/片上系统(SoC)等的调试架构包括：中央调试单元，该中央调试单元接收一个或多个功能调试信号，该中央调试单元还被配置为从至少一个固件源、至少一个软件源、和至少一个硬件源接收调试信息，并输出经压缩的调试信息；系统跟踪模块，该系统跟踪模块接收经压缩的调试信息并对经压缩的调试信息进行时间标记；并行跟踪接口，该并行跟踪接口接收经时间标记的经压缩的调试信息，并且对经时间标记的经压缩的调试信息进行并行化；以及，输出单元，该输出单元在多个输出路径中的一个输出路径上输出并行化的经时间标记的经压缩的调试信息。描述并要求保护了其他的实施例。

摘要： 提供了片上系统(SOC)装置、显示驱动器和SOC系统。所述片上系统(SoC)装置包括：显示控制器，被配置为接收触发信号，并基于触发信号输出图像数据；收发器，被配置为接收第一中断。在第一模式下，显示控制器被配置为与触发信号的脉冲同步地输出图像数据。在与第一模式不同的第二模式下，显示控制器被配置为仅在接收到第一中断之后与触发信号中包括的脉冲同步地输出图像数据。

摘要： 本发明提供了一种基于片内执行且在不具有MMU的SoC片上支持应用程序动态加载的系统，其特征在于，包含主程序和应用程序；主程序包含应用程序加载模块和应用程序清除模块；应用程序加载模块负责从外部存储芯片中解析应用程序信息，进行内存资源分配，并跳转到应用程序入口；应用程序清除模块在应用程序退出时运行；应用程序和主程序不存在编译阶段的依赖关系；应用程序数据段位于动态分配的动态内存区域；应用程序以指令重定向方式访问主程序指令段，以动态内存映射方式访问应用程序数据段。本发明中，应用程序和主程序可以完全分开烧录和升级，应用程序的静态和全局变量采用动态内存映射方式访问，减少人力评估成本，方便维护，内存布局更加紧致。

摘要： 基于片上系统SOC的BIST通用基础测试模块及测试系统及利用此系统的测试方法，它涉及一种混合电路的测试模块及测试方法，它解决了现有的自动测试设备存在的体积大、成本高、限制电流、测试不灵活的问题，测试功能模块由片上系统SOC、跟随器、模拟开关和电平转换电路连接而成。测试系统除包括测试功能模块外，还包括控制器。测试方法具体如下：一、片上系统SOC控制模拟开关由工作状态转换到测试状态；二、产生激励信号；三、对响应信号进行A/D采样，并存储采样结果；四、根据采样结果的数据传输方式进行数据处理并显示结果；五、片上系统SOC控制模拟开关测试状态转换到工作状态。本发明适用于混合电路的测试。

摘要： 本申请涉及针对片上系统(SOC)的低功率调试架构和系统。在实施例中，一种装置包括：中央调试单元，该中央调试单元接收一个或多个功能调试信号，该中央调试单元还被配置为从至少一个固件源、至少一个软件源、和至少一个硬件源接收调试信息，并输出经压缩的调试信息；系统跟踪模块，该系统跟踪模块接收经压缩的调试信息并对经压缩的调试信息进行时间标记；并行跟踪接口，该并行跟踪接口接收经时间标记的经压缩的调试信息，并且对经时间标记的经压缩的调试信息进行并行化；和/或输出单元，该输出单元在多个输出路径中的一个输出路径上输出并行化的经时间标记的经压缩的调试信息。描述并要求保护了其他的实施例。

摘要： 本发明提供一种AI图像处理方法及系统、AI图像处理架构、SOC片上系统，包括DMA模块用于从第一外部数据访问控制模块中获取视频数据，并发送至数据存储管理模块；数据存储管理模块用于存储视频数据，并基于缩放模块的请求将视频数据发送至缩放模块；缩放模块用于对视频数据进行缩放处理，并将缩放处理后的视频数据发送至色彩空间转换模块；色彩空间转换模块用于将缩放后的视频数据转换为图像数据；归一化模块和减均值模块分别用于对图像数据进行归一化处理和减均值处理。本发明的AI图像处理方法及系统、AI图像处理架构、SOC片上系统能够在尽可能保留有效信息的情况下，将原始图像缩放到合适尺寸，并进行归一化和减均值操作。

摘要： 公开了用于验证集成电路，尤其是由其构成的片上系统的改进的方法和结构。我们的方法——我们称为快速错误检测——硬件(QED‑H)——有利地快速检测和修复SoC硬件部件内的异常(漏洞)——并且特别地定制的不必是软件可编程的SoC硬件部件。进一步有利地，本公开的方法与现有的快速错误检测(QED)技术兼容，并且还可扩展至目标软件可编程部件。与现有方法强烈对比，本公开的方法表示新系统验证方法，其在软件和硬件部件中无缝且系统地建立验证检查，因而使整个SoC的所有数字部件的极快速错误检测和定位能够有利地产生生产率和上市时机收益。