高速电路

摘要： 基于系统级封装(System in Package,SiP)技术,结合自研自主可控DSP处理器“魂芯”II-A和多片DDR3颗粒,详细介绍了一款高速动态存储控制一体化SiP设备的设计方案和仿真验证分析结果。重点介绍了此款SiP的电路拓扑设计、版图设计,并从拓扑结构波形仿真、DDR3时序裕量计算、与板级实现方案对比三方面对其PCB后仿进行了分析和验证,仿真结果符合规范要求,证明了所采用的Fly-By拓扑适用于CPU与多片DDR3颗粒所组成的一体化SiP设备,且SiP设备性能优于板级实现方案。

摘要： 在高速电路板设计过程中合理的叠层设计起到了重要的作用,直接影响了信号完整性(SI)、电源完整性(PI)和电磁兼容性(EMI)的实现。分析了印刷线路板(PCB)叠层设计的主要考虑因素,说明了高速电路叠层设计的基本原则,对PCB选材和叠层划分进行了阐述,给出了结合仿真的高速电路设计流程,为开展高速电路设计提供支持。

摘要： 研究列车HMI人机交互系统由MIPI信号转LVDS显示异常的问题,提出基于8912芯片作为转接处理器的软硬件检测方法,其中主要包括对硬件高速电路布线、芯片寄存器配置、输入输出信号转换等方面问题的排查。经实验验证,该方法能高效、准确的发现列车HMI无法显示的原因,并及时解决HMI显示故障的需求。

摘要： 在设计高速电路时,需预测信号沿印刷电路板(PCB)上的线路传输时的速度。信号必须保持完整,然而随着手持电子设备的外形尺寸越来越小,要将PCB阻抗保持在可接受的范围内,工程师们面临的挑战越来越大。在批量生产高频电子产品时需要使用性能优异的PCB阻抗测试设备,这类设备必须能够可靠地验证成品的实际阻抗值是否已达到计算得出的目标阻抗值。

摘要： 介绍了当前高频高速电路用低轮廓铜箔品种分类及各种厂家品种牌号,论述了各低轮廓铜箔品种与应用领域的对应性,以及对低轮廓铜箔品种、技术最新发展的事例,作以介绍与讨论。

摘要： 基于南京电子器件研究所的0.7 μm InP HBT工艺设计了一种数据转换速率达到50 Gb/s的1∶4量化降速芯片.该芯片同时将前端高速高灵敏度比较器与一个1∶4分接器集成到单芯片中,能够直接一次性实现对2～18 GHz带宽的模拟输入信号的可靠接收和降速处理,输入信号灵敏度在芯片最高工作速率下达到l mV,工作电压3.3V,芯片功耗1.5W,最高数据转换速率达到50 Gb/s,输出数据信号与时钟信号幅值均达到200 mV.

摘要： 在高速电路中,反射是影响信号质量的一个非常重要的因素。为探究高速电路的端接方式是否能够抑制信号的反射,首先分析了反射的形成机理,而后对于高速电路中常见的串联端接、简单并联端接、主动并行端接、戴维南端接、阻容端接、二极管端接6种端接方式进行理论分析。最后,通过Hyperlynx软件对上述6种端接方式进行仿真分析。仿真结果表明,有效的端接可以显著地减小信号的反射,提高信号完整性。

摘要： 为了提高极片张力控制精度,从而提高动力电池的质量,设计了电池极片精密恒张力控制系统.以STM32为控制核心设计了CPU核心外围电路、20 kHz高速信号输入电路、14位精密D/A输出等硬件电路,基于STM32固件库的软件主程序、极片恒张力计算模块设计了软件系统.通过检验输出电压和手动离散测量张力,考察系统输出电压控制精度和张力分辨精度,结果显示D/A控制精度可以达到10mV,张力分辨率精度为1N,表明该系统在电池极片卷绕过程中可以实现高精度的恒张力控制.

摘要： 一、背景在设计高速电路时,设计人员需要预测信号沿印刷电路板(PCB)的线路传输速度,传输信号必须保持完整。然而随着手持电子设备的尺寸越来越小,要将PCB阻抗保持在可接受的范围内,工程师们所面临的挑战越来越大。

摘要： 文章主要是研究在高速电路中转角对串扰的影响,从45°转角、90°转角、135°转角、圆弧转角4个方面进行,并找到最优的结果.通过研究发现影响串扰的因素很多,包括线宽、线距等多个方面,所以在仿真、制板过程中需要尽量做到统一,使结果更有可比性和说服力.

摘要： 高速信号在印制电路板上传输,会产生传输效应,可能引起信号失真、信号不完整以及其他电磁兼容问题。本文通过对高速电路电磁兼容性的研究,提出了一些在高速电路PCB设计时应该考虑的电磁兼容性问题。

摘要： 随着高速电路的不断涌现,PCB的复杂度越来越高,电子技术的发展变化给板级设计带来许多新的问题和挑战.高速多层PCB布线的质量会引发诸多电气因素的干扰,给系统的工作稳定性和性能带来隐患.该文就PCB设计中需要着重注意的参考层的布设展开分析,从参考层如何对信号产生影响开始,讨论了如何合理地对电源层和地层进行分割和布局,分析产生干扰的原因,提出解决方案,得出在高速多层PCB设计中电源和地等参考层的一些基本设计规则.

摘要： 过孔的高频效应是制约高速串行链路整体性能的一个重要因素.随着电子系统频率的不断提升,传统设计中过孔的处理方法已经无法满足高速电路的传输要求.本文对过孔的高频效应做了详细的介绍,并通过建模、搭建链路方式对多种高频效应进行仿真,分析了过孔的电容效应、分支效应、接地孔效应对信号的影响.

摘要： 随着微电子技术和计算机技术的不断发展,信号的速率越来越高,信号完整性分析的应用已经成为解决高速系统设计的唯一有效途径.同时,随着高速化的嵌入式系统的广泛应用,使得对高速信号线进行布局布线前信号完整性仿真分析成为一种简单可行的分析方法.该文借助功能强大的Cadelice公司SpeeetraQuest仿真软件,对影响信号完整性的两大重要因素一反射和串扰进行了阐述和仿真.通过对仿真结果进行分析,提出了减小反射和串扰的有效办法.根据仿真结果做出的优化设计,能够缩短系统设计周期.

摘要： 随着高速电路的发展,信号工作频率不断提高,在PCB设计中对信号完整性的分析尤为重要。本文对影响信号完整性的因素,传输线特性、信号的反射及串扰、差分走线及阻抗等进行了比较系统的分析,并通过PCB板层堆叠与阻抗匹配、信号线阻抗匹配和PCB布局方案等手段,获得了满意的仿真和实际效果.

摘要： 本文主要讨论了FC (Fiber Channel)开关网络模块高速电路的设计与实现。开关网络模块的数据传输速率达到了1.0625Gbps,其高速电路设计已成为系统能否可靠运行的关键因素之一。因此,本文分析了传输线选择、特性阻抗控制以及信号完整性等问题,并阐述了布局、布线、电源地和叠层等设计方法。

摘要： 在对当前汽车市场简要分析的基础上，介绍了汽车音响在工作时所面对的来自交流发电机、静电、电脉冲、电压瞬断和跌落、调谐器的差拍噪声等的干扰，并针对各种噪声干扰提出了解决办法。

摘要： 在对当前汽车市场简要分析的基础上，介绍了汽车音响在工作时所面对的来自交流发电机、静电、电脉冲、电压瞬断和跌落、调谐器的差拍噪声等的干扰，并针对各种噪声干扰提出了解决办法。

摘要： 在对当前汽车市场简要分析的基础上，介绍了汽车音响在工作时所面对的来自交流发电机、静电、电脉冲、电压瞬断和跌落、调谐器的差拍噪声等的干扰，并针对各种噪声干扰提出了解决办法。

摘要： 本发明公开了一种高速接收电路及高速收发电路，涉及半导体集成电路技术领域，高速接收电路包括信号转换单元、时钟恢复单元、时钟处理与输出单元和PAM4与NRZ合一数据转换单元，信号转换单元用于将输入的串行信号转换为三组不同的数字信号；时钟恢复单元包括一锁相环，所述锁相环输出时钟信号reCLK1；时钟处理与输出单元用于根据码型选择控制信号得到PAM4时钟信号和NRZ时钟信号；PAM4与NRZ合一数据转换单元用于将输入的PAM4时钟信号或NRZ时钟信号转换成两路并行的输出信号。本发明提供的高速接收电路，可适用于超高速信号，对于PAM4信号和NRZ信号，实现了相同的最大调制速率。

摘要： 在装载高速接口电路LSI的出厂检查中，兼顾了低成本化和高的检查保证水平。包括：高速接口电路，在与LSI测试器进行接口的装载板上装载、包括转换信号速度的电路，可以改变发送接收特性；控制部，控制高速接口电路的发送接收特性；时钟生成器，生成供给高速接口电路的时钟；高速接口专用的第一连接器，与高速接口电路相连，具有与检查对象电路进行高速信号通信用的信号端口；第二连接器，连接到高速接口电路和LSI测试器，具有与高速接口电路进行低速信号通信用的信号端口和电源端口。

摘要： 高速采样电路及包含该高速采样电路的SerDes接收机，包括一系列的MOS管，本发明将采样、判决操作分别分配到时钟低电平和高电平两个阶段内完成，降低了对电路响应速度的要求。同时通过设计预充电电路，抵消寄生电容影响，提升了输出响应速度。相对传统StrongArm架构，本发明具有输出负载电容小的优点。

摘要： 本发明公开了一种高速接收电路及高速收发电路，涉及半导体集成电路技术领域，高速接收电路包括信号转换单元、时钟恢复单元、时钟处理与输出单元和PAM4与NRZ合一数据转换单元，信号转换单元用于将输入的串行信号转换为三组不同的数字信号；时钟恢复单元包括一锁相环，所述锁相环输出时钟信号reCLK1；时钟处理与输出单元用于根据码型选择控制信号得到PAM4时钟信号和NRZ时钟信号；PAM4与NRZ合一数据转换单元用于将输入的PAM4时钟信号或NRZ时钟信号转换成两路并行的输出信号。本发明提供的高速接收电路，可适用于超高速信号，对于PAM4信号和NRZ信号，实现了相同的最大调制速率。

摘要： 电路包括处理器核(100)、后台存储器(12)、以及处理器核(100)与后台存储器(12)之间的高速缓存电路(102)。在操作中，检测与高速缓存行关联的连续地址范围内的多个连续地址子范围，所述子范围包含高速缓存行中的在高速缓存电路中更新数据可用的地址，可以使用针对连续地址序列的单个存储器事务，检测到的子范围用于设定存储器事务的起始地址和长度或结尾地址。例如，这可以在高速缓存行中只有更新数据可用并且针对其他地址无有效数据时使用，或者在仅仅更新了高速缓存行中小段地址游程时用来减少带宽使用。

摘要： 使用分别经由第一和第二高速缓存电路(14，14’)耦接至后台存储器(10)的第一和第二处理电路(12)来处理数据。每个高速缓存电路(14，14’)存储高速缓存行、定义了所存储的高速缓存行的状态的状态信息、以及至少一个存储的高速缓存行内针对各个可寻址位置的标志信息。第一高速缓存电路(14)的高速缓存控制电路被配置为当第一处理电路(12)将数据写入至少一个存储高速缓存行内的可寻址位置的一部分时，选择性地将针对可寻址位置的所述部分的标志信息置位为有效状态，而不预先从后台存储器(10)加载至少一个存储高速缓存行。结合针对至少一个高速缓存行内的位置的标志信息，从第一高速缓存电路(14)将来自至少一个高速缓存行的数据拷贝到第二高速缓存电路(14’)中。在标志信息未置位时，响应于对未存储在存储器中的高速缓存行中的位置进行寻址的访问命令和对存储在存储器(140)中的至少一个高速缓存行内的位置进行寻址的读取命令，来产生高速缓存未命中信号。

摘要： 一种高速缓存系统，其具有：第一高速缓存；第二高速缓存；和逻辑电路，其耦合以根据处理器的执行类型控制所述第一高速缓存和所述第二高速缓存。当处理器的执行类型为指示对指令的非推测性执行的第一类型且所述第一高速缓存配置成服务于来自命令总线的用于存取存储器系统的命令时，所述逻辑电路配置成将高速缓存于所述第一高速缓存中的内容的一部分复制到所述第二高速缓存。所述高速缓存系统可包含可配置数据位。所述逻辑电路可耦合以根据所述位控制所述高速缓存。替代地，所述高速缓存可包含高速缓存集合。所述高速缓存还可包含分别与所述高速缓存集合相关联的寄存器。所述逻辑电路可耦合以根据所述寄存器控制所述高速缓存集合。

摘要： 本发明涉及一种宽度可调的高速脉冲发生器电路及高速脉冲产生方法。该宽度可调的高速脉冲发生器电路，包括晶体管M1～M9，其中晶体管M1、M4、M6为PMOS，晶体管M2、M3、M5、M7、M8、M9为NMOS；M8、M9组成的支路作为一个单元，共有n个单元并联；当输入数据DIN＝1时，不产生脉冲，输出节点POUT始终保持为0；当输入数据DIN＝0时，在CK0和CK90同为高电平的时间内产生正脉冲。本发明的宽度可调的高速脉冲发生器电路的脉冲宽度可以通过芯片外控制字编程控制，从而对不同速率均可以调整至最优状态；本发明不引入额外的功耗，实现了低功耗、高速度的脉冲产生电路。

摘要： 高速采样电路及包含该高速采样电路的SerDes接收机、芯片，包括一系列的MOS管，本实用新型将采样、判决操作分别分配到时钟低电平和高电平两个阶段内完成，降低了对电路响应速度的要求。同时通过设计预充电电路，抵消寄生电容影响，提升了输出响应速度。相对传统StrongArm架构，本实用新型具有输出负载电容小的优点。

摘要： 本申请公开了一种CTLE电路、高速均衡电路和高速信号收发芯片，当该电路的运算放大器、晶体管M1、电阻Rdac、电流源Idac和电流源Iref构成的反馈回路稳定时，运算放大器的同相输入端的电压与反相输入端的电压相同，晶体管M1的导通电阻与电阻Rdac、电流源Idac和Iref相关；当三极管Q2的基极电压为差分电路的第一输入端口的电压与第二输入端口之间的电压的平均值时，晶体管M0的工作点和晶体管的工作点相同，晶体管M0的导通电阻随着晶体管M1的导通电阻的改变而改变。采用申请实施例实现了不同幅度的高频补偿，避免了传统数字控制EQ电路中开关管的寄生参数影响。