时钟频率

摘要： 针对高精度两步式流水线逐次逼近数据转换器(Two-stage Pipelined SAR ADC)对时钟频率稳定性与耦合噪声的要求,提出了一种电荷泵型数模混合时钟管理电路,实现占空比稳定与双相时钟产生功能。此电路采用数模混合电荷泵的结构,利用积分器对低倍频时钟占空比进行校准技术补偿振荡器输出时钟频率,具有较强的抗PVT(Process、Voltage and Temperature)变化的能力。

摘要： 基于硬件实现的SM4算法,提出一种抗功耗攻击解决方案。在无防护的SM4算法基础上,采用增加随机掩码的SBOX代数式设计,双路掩码的轮函数设计和每轮运算之间插入随机伪轮运算对的抗功耗攻击方案,使得每一个潜在攻击点均能被有效防护,增加功耗攻击的难度。基于ALTERA公司的Cyclone IV E系列FPGA,最终设计实现的SM4算法,综合结果显示,时钟频率为100MHz,采用随机掩码的SBOX代数式计算,面积为2353门,吞吐率400Mbit/s。采用随机掩码的SBOX代数式计算和双路掩码的轮函数设计,面积为4264门,吞吐率为266Mbit/s。采用全部方案,面积为5404门,吞吐率为68Mbit/s。该方案可应用于智能卡、USB Key等安全芯片。

摘要： 随着社会发展空调控制装置也在与时俱进,由目前的遥控器、手操器、触屏手动模式控制向声控转变,通过人声能够远距离进行声控控制,即通过将人的语言转换成计算机可读的语言进行空调各项功能执行操作,再通过DAC芯片将数字信号转换成模拟信号音频输出执行结果.实际使用中反馈麦克风或音箱出现不同程度的沙沙声,对语音模块电路分析音频输出信号出现噪声导致.经过对语音模块电路分析、系统软件分析及模拟验证分析,确认为语音模块存在设计缺陷,时钟频率在高频状态下电压margin存在不足,导致音频信号错乱而出现喇叭"沙沙声".通过对语音模块软件设计降低时钟频率及检测方法的完善,提升语音模块整体使用的可靠性.

摘要： 介绍显卡和显示控制设备之间的视频信号传输机制,阐述实现超高分辨率拼接显示系统的设计方法,设计一种超高分辨率多屏拼接显示墙系统.通过自定义EDID、双链路传输以及图像降帧率等方法,系统可以在148.5 MHz频率下将视频分辨率从传统的200万像素提升到3200万像素.由于图像的时钟频率比较低,因此传输的距离比目前的HDMI 2.1等技术提升2倍以上.系统可以在低时钟频率下实现超高清图像传输,在拼接显示墙领域有广泛的应用价值.

摘要： 全数字版的低压差稳压器能够节省时间、金钱和电力。你可能已经在智能手机上播放过成百上千个视频了,那么,你有没有想过当你按下“播放”键时发生了什么?•一触碰那个小三角形按键,便会立刻发生很多事。在几微秒内,手机处理器上空闲的计算内核就启动了。与此同时,它们的电压和时钟频率会迅速上升,以确保视频解压和显示不会延迟。

摘要： 全球半导体解决方案供应商瑞萨电子集团(TSE:6723)今日宣布,推出三款适用于4G和5G射频的新型低相位噪声、高频RF时钟解决方案,以及两种全新成功产品组合以扩展瑞萨通信时钟产品阵容,满足市场对全信号链解决方案的需求。全新8V19N850射频时钟同步器和8V19N880、8V19N882 JESD204B/C时钟抖动衰减器可提供符合ITU-T标准的网络时钟同步、出色的低相位噪声和高时钟频率。

摘要： 本文研究了基于Adomian分解法求解的分数阶混沌系统,并利用FPGA的高速并行计算能力与强大的接口能力,设计了一种新颖的FPGA实现方案。FPGA在每一次计算状态变量后,将数据通过USB总线传送至电脑,实验数据在经LabVIEW处理后与数值仿真结果一致,验证了方案的可行性和正确性。此方案无需使用示波器,且分数阶算法模块工作在4倍源时钟频率200MHz,不仅为信息加密、保密通信提供理论与实验依据,同时也为混沌系统的FPGA的设计与验证带来便利。

摘要： 随着5G通信技术的诞生和发展,高速电子设备集成度和时钟频率逐渐升高,日渐复杂的电磁环境使得电子设备饱受电磁干扰的影响,这在5G通信天线系统和芯片封装中表现尤为突出。如何有效利用电磁信号传播,同时抑制有害的电磁辐射,进而实现“兼容并畜”,成为通信技术发展革新的一项重要挑战。

摘要： 小米AloT路由器A X3600采用外置7天线设计,其中包括1支IoT设备天线、2支2.4GHz天线、4支5GHz天线,确保信号覆盖范围更广,穿墙性能进一步加强。小米AloT路由器A X3600搭载高通IPQ8071A芯片,采用4核A53构架、1GHz时钟频率,同时还集成了双核NPU网络加速引擎芯片。

摘要： 在模数转换器(ADC)中，需要稳定的电源和精确的参考电压。研究了在低压差线性稳压器(LDO)结构基础上，增加时钟频率开关。该LDO除了具有稳压功能，为系统提供稳定和确定的电压，还能在时钟频率低于休眠频率时，使sigma delta ADC进入休眠状态。后期仿真表明，LDO总精度为0．7％，休眠频率为30 kHz，待机电流小于1 μA。

摘要： 本文设计了—款用于驱动分辨率为1400×1050的OLED微显示器的驱动芯片,利用10位的DAC将数字视频信号转成模拟信号,内置10位计数器和比较器完成视频信号的传输,内置温度检测、负压电源CUK电路、正压电源LDO以及I2C接口等模块,可满足硅基OLED微显示高集成度的需要.像素电路采用改进的电压型驱动方式,能在较宽的OLED公共阴极电压范围内维持很大的电流比率.该电路采用0.18μm1P6M混合信号工艺完成了设计和仿真验证仿真结果表明芯片在120M时钟频率下能够实现256级灰度,输出OLED像素电流范围为11pA-215nA,可满足高分辨率OLED阵列高亮度和高对比度的要求.

摘要： 提出基于开关电流技术的滤波器设计与实现.开关电流技术是基于电流模的模拟数据采样信号处理技术,它符合集成电路的标准数字工艺,具有更高的工作频率,因而成为开关电容技术的替代技术.通过开关电流一阶节、二阶节的级联,可以实现高阶开关电流滤波器.仿真结果证实了开关电流滤波器的良好特性.开关电流滤波器的时间常数仅由MOS管的宽长比(MOS管沟道尺寸的比值)和时钟频率确定。

摘要： 近年来,无缓冲路由器由于不需要缓冲器而成为片上网络低开销的解决方案.为了提高无缓冲路由器的性能,本文提出了一种单周期高性能无缓冲片上网络路由器.该路由器使用一个简单的置换网络替换串行化的交换分配器与交叉开关以实现高性能.与虚通道路由器与基准无缓冲路由器相比,该路由器在TSMC 65nm工艺下可以以较小的面积开销达到2GHz的时钟频率.在合成通信负载与真实应用负载下的模拟结果表明,该路由器的包平均延迟远小于虚通道路由器和其他无缓冲路由器.

摘要： 本文提出了一种新型的可配置的无死区全数字鏊相器的设计方法，通过内嵌SRAM存储配置数据,由配置数据根据不同的输入时钟频率控制鉴相器的鉴相灵敏度。通过采用超前滞后算法、产生三种操作状态，可以避免鉴相死区。全数字结构使其无条件稳定，具有良好的噪声敏感度、较低的功耗。该电路可以作为标准的数字单元库使用，还可以应用于现场可编程逻辑器件(FPGA)中，作为其时钟管理电路，使FPGA内部复杂的时钟系统化。

摘要： 针对应用广泛的32 位数据平台,用FPGA 实现了密钥长度为128 位的AES 加解密算法。在加/解密单元采用了部分外部流水线技术,在系统优化中采用了逻辑锁技术,对S 盒和密钥存储进行了优化。以较少的系统资源,在100MHz时钟频率下,获得了3200Mbit/s的数据吞吐量。适用于时钟频率不高于100MHz的中低端设备。

摘要： 浮点融合乘加将乘法和加法看成一个不可分割的操作,不对中间结果进行舍入,因此提高了计算精度,降低了操作延时和硬件开销。本文设计了一款遵循IEEE-754-2008最新标准的支持单精度规格化数的浮点融合乘加部件,采用高效的部分积压缩树结构、优化的对阶移位部件和高速加法器和改进的前导零检测部件,使硬件开销和操作延时进一步降低。设计使用硬件描述语言Verilog编码实现,通过了模块级验证和初步的系统级验证,并在逻辑分站的基础上,使用65nm工艺库进行逻辑综合。结果表明,本设计的时钟频率可以达到1.1GHz以上,满足设计要求。

摘要： 片内两级储存器系统很好地解决了处理器和主存之间的速度差异.二级Cache缺失流水线的实现降低了连续的一级Cache缺失命中二级Cache的失效开销,但是还存在时序要求不满足的问题。本文针对二级Cache缺失流水线进行了时序优化,采用了优化接口协议、关键操作提前处理和平衡流水线栈间任务等策略,使之在满足600M的时钟频率要求的同时在性能上也有所改善.

摘要： IEEE 802.16-2004标准采用OFDM(正交频分复用)技术作为其物理层调制技术。本文介绍了一个该标准物理层调制端的方案,并使用VHDL硬件描述语言实现调制电路。最后,所实现的调制系统被综合到Altera公司Cyclone Ⅱ系列现场可编程逻辑门阵列(FPGA)芯片中,并在80MHz的主时钟频率下对系统进行了验证。

摘要： 本文在分析了传统的DDS算法的基础上,提出了一种改进方案,使得系统的复杂度降低,更趋于模块化,产生的波形频率更准确.输出采用一个周期8个采样点的定点输出,系统时钟频率为80MHz,信号的谐波小于-70dB.输出信号的范围为DC到10MHz,信号频率的步长为0.1Hz,相应的转换速度为12.5ns.

摘要： 本发明实施例提供一种时钟脉冲频率调整系统，包括感测时钟脉冲产生单元、除频单元与控制器。感测时钟脉冲产生单元产生感测时钟脉冲讯号。除频单元电性连接感测时钟脉冲产生单元，接收感测时钟脉冲讯号并输出时钟脉冲校正讯号。控制器电性连接除频单元，具有第一计数值，为外部时钟脉冲讯号的频率除以预定时钟脉冲讯号的频率。控制器包括周期计数器与频率调整单元。周期计数器连接除频单元，用以接收外部时钟脉冲讯号与时钟脉冲校正讯号，并且获得第二计数值。频率调整单元电性连接周期计数器，用以根据第一计数值与第二计数值来计算时钟脉冲校正讯号与预定时钟脉冲讯号之间的频率差数据，来决定调整次数并调整感测时钟脉冲讯号的频率。

摘要： 本发明公开了用于切换运行在不同时钟频率下的多个链路的时钟频率的装置和用于切换时钟频率的方法。分频器从源时钟信号产生多个不同频率的时钟信号。时钟切换控制器从多个链路的端口所请求的数据速率中选择最大的数据速率并以所选定的最大数据速率将传送时钟信号与每一个端口的时钟使能信号一起被输出。每一个时钟使能信号选择性地使能传送时钟信号以用于匹配由每一个端口所请求的数据速率。根据端口的请求在已知时间内不中断到其他端口的数据传输无干扰地选定并更新时钟频率。

摘要： 本发明公开了用于切换运行在不同时钟频率下的多个链路的时钟频率的装置和用于切换时钟频率的方法。分频器从源时钟信号产生多个不同频率的时钟信号。时钟切换控制器从多个链路的端口所请求的数据速率中选择最大的数据速率并以所选定的最大数据速率将传送时钟信号与每一个端口的时钟使能信号一起被输出。每一个时钟使能信号选择性地使能传送时钟信号以用于匹配由每一个端口所请求的数据速率。根据端口的请求在已知时间内不中断到其他端口的数据传输无干扰地选定并更新时钟频率。

摘要： 本发明公开了时钟频率获取系统和时钟频率获取方法，其时钟频率获取方法包括：A、将被测时钟信号源接入时钟频率获取系统中；B、时钟频率获取系统由小到大依次产生多种频率的时钟信号，并判断所述多种频率的时钟信号是否能被被测时钟信号整除；C、当所述多种频率的时钟信号能被被测时钟信号整除时，保存该时钟信号，并根据保存的时钟信号计算被测时钟信号的频率，实现了以低频率时钟信号来获取高频率时钟信号的频率，不会受限于硬件条件和成本等因素的影响。

摘要： 本发明实施例提供了时钟频率调制的方法和时钟频率调制装置。该方法包括：根据系统的第一数字时钟，确定N个数字时钟，N个数字时钟包括第二数字时钟和除第二数字时钟之外的N‑1个数字时钟，且第一数字时钟分别与N‑1个数字时钟的频率比值之和，等于第一数字时钟与第二数字时钟的频率比值的N‑1倍，其中，N为大于2的整数；在一个调制周期内，用N个数字时钟将第一数字时钟拟合成周期性的第二数字时钟。本发明实施例使用时钟频率调制技术，使得集中在某一频率的能量扩散到一个较宽的频率范围，从而在频域降低数字干扰的能量，实现数模干扰抑制。

摘要： 本发明公开了用于切换运行在不同时钟频率下的多个链路的时钟频率的装置和用于切换时钟频率的方法。分频器从源时钟信号产生多个不同频率的时钟信号。时钟切换控制器从多个链路的端口所请求的数据速率中选择最大的数据速率并以所选定的最大数据速率将传送时钟信号与每一个端口的时钟使能信号一起被输出。每一个时钟使能信号选择性地使能传送时钟信号以用于匹配由每一个端口所请求的数据速率。根据端口的请求在已知时间内不中断到其他端口的数据传输无干扰地选定并更新时钟频率。

摘要： 本发明公开了用于切换运行在不同时钟频率下的多个链路的时钟频率的装置和用于切换时钟频率的方法。分频器从源时钟信号产生多个不同频率的时钟信号。时钟切换控制器从多个链路的端口所请求的数据速率中选择最大的数据速率并以所选定的最大数据速率将传送时钟信号与每一个端口的时钟使能信号一起被输出。每一个时钟使能信号选择性地使能传送时钟信号以用于匹配由每一个端口所请求的数据速率。根据端口的请求在已知时间内不中断到其他端口的数据传输无干扰地选定并更新时钟频率。

摘要： 本发明提供了一种时钟频率检测电路、时钟控制电路及时钟频率检测方法，其中，时钟控制电路包括：测量模块，包括第一时钟计数器，第一时钟计数器配置为获取第一时钟信号在第一周期内的计数值；比较模块，配置为将计算值与第一时钟信号在第一周期内的期望值进行比较，以获取比较结果；控制链模块，配置为根据串链测试向量获取期望值，并将期望值发送至比较模块，以及，根据串链测试向量获取比较结果，并根据比较结果对待测时钟进行频率检测。通过本发明，解决了相关技术中芯片内时钟网络频率进行检测过程中的测试成本过高且测试设计的复杂度较大的问题，以达到降低芯片内时钟网络频率进行检测时的设备及时间成本的效果。

摘要： 本申请提供一种时钟频率校准装置、数据芯片以及时钟频率校准方法，属于芯片校准技术领域。该装置包括：识别模块、计算模块以及时钟振荡模块、时钟树；识别模块用于获取串行解串器发送的标志数据；计算模块用于在识别模块获取到标志数据之后，获取串行解串器传输的数据包并计算数据包的时长，根据数据包的时长进行均值计算以及偏差处理，得到赋值结果；时钟振荡模块用于接收计算模块发送的赋值结果并基于赋值结果对时钟树的时钟频率进行校准。本申请可以降低芯片中电路结构的复杂程度，降低电路的工作成本。

摘要： 本申请提供了一种时钟频率的校准方法、校准装置和时钟频率校正系统，该方法包括：获取至少两个结温温度对应的温度电压当量和时钟频率，结温温度为时钟信号单元的工作温度，时钟频率为时钟信号单元产生时钟信号的频率；根据温度电压当量和时钟频率确定第一关系式，第一关系式为温度电压当量和时钟频率的关系式；根据当前的结温温度确定对应的温度电压当量，得到当前温度电压当量；根据当前温度电压当量和第一关系式计算得到当前的时钟频率；计算当前的时钟频率和标准时钟频率的差值，得到时钟频率偏差；根据时钟频率偏差校正时钟频率，解决了时钟频率校正的实时性差的问题。