深亚微米

摘要： 设计了一款适用于航空航天领域的深亚微米抗辐照四路串口收发电路,重点介绍了逻辑设计、后端设计和抗辐照加固设计。电路采用0.18μm CMOS工艺加工,使用工艺加固、单元加固及电路设计加固等多层次加固技术,有效地提高了电路的抗辐照能力。

摘要： 在集成电路设计领域,绝缘体上硅(SOI)工艺以其较小的寄生效应、更快的速度,得到广泛应用.但由于SOI工艺器件的结构特点及自加热效应(SHE)的影响,其静电放电(ESD)防护器件设计成为一大技术难点.当工艺进入深亚微米技术节点,基于部分耗尽型SOI(PD-SOI)工艺的ESD防护器件设计尤为困难.为了提高深亚微米SOI工艺电路的可靠性,开展了分析研究.结合SOI工艺器件的结构特点,针对性地进行了 ESD防护器件选择,合理设计了器件尺寸参数,并优化设计了器件版图.使用该设计的一款数字电路,通过了 4.5 kV人体模型(HBM)的ESD测试.该设计有效解决了深亚微米SOI工艺ESD防护器件稳健性弱的问题.

摘要： 随着CMOS工艺技术的持续进步,模拟集成电路中能耗有效的放大器设计面临着严峻挑战。CMOS环形放大器具有与环形振荡器相似的简单结构,能够随现代CMOS工艺特征尺寸的缩小而改善性能,且以低功耗获得高增益。文章分析了环形放大器转换、稳定和锁定放大的工作机理,研究了CMOS环形放大器的设计技术,提出了三级反相器的增益分配方法。研究结果表明:基于浮动采样的伪差分环形放大器结构可应用于信号的差分处理,而自偏置的环形放大器结构能够改善电源变化的影响。

摘要： 随着CMOS工艺技术的持续进步,模拟集成电路中能耗有效的放大器设计面临着严峻挑战.CMOS环形放大器具有与环形振荡器相似的简单结构,能够随现代CMOS工艺特征尺寸的缩小而改善性能,且以低功耗获得高增益.文章分析了环形放大器转换、稳定和锁定放大的工作机理,研究了CMOS环形放大器的设计技术,提出了三级反相器的增益分配方法.研究结果表明:基于浮动采样的伪差分环形放大器结构可应用于信号的差分处理,而自偏置的环形放大器结构能够改善电源变化的影响.

摘要： TI推出业界首个带有真差分远程电压感测功能的40-A,16-VIN同步降压DC/DC转换器。SWIFTTPS548D22降压转换器带有一个小尺寸PowerStack封装和集成金属氧化物半导体场效应晶体管（MOSFET）,可在空间受限的应用中驱动专用集成电路（ASIC）和数字信号处理器（DSP）。与德州仪器的WEBENCH Power Designer工具一起使用时,TPS548D22可让工程师获得其功率密集型有线和无线通信;

摘要： The rapid development of manufacturing technology has made it possible for semiconductor industry to enter the era of Very Deep Sub-Micron. TSV technology based 3D IC overcome the difficulties of over-long interconnect between each components of IC, therefore becoming an emerging and competitive technique and gains popularity among researchers and developers in related work of line. Overviews the new characteristics of testing and for TSV centered 3D IC, introduces the advantages of 3D IC, and expounds various challenging problems confronted by researchers. Analyses the testing methods suitable for 3D IC and the challenges that must be tackled by the researchers are elaborated in detail.%制造技术的不断发展使集成电路工业已达到深亚微米级，以TSV技术为基础的三维集成电路解决了器件间互连线长度过长的问题，成为一种具有众多优势极具竞争力的技术。综述基于TSV的三维集成电路测试的新特点，阐述以TSV技术为中心的三维IC的优势，介绍适用于三维IC的测试方法，分类阐述实现此种新技术所需要解决的难题。

摘要： 逻辑功效法延时估算是由Sutherland I E提出的,可以在设计初期快速估算逻辑门和逻辑电路的延时,减小逻辑电路设计的难度.但是,随着深亚微米CMOS工艺的普及,短沟道效应开始影响经典逻辑功效法的正确性.为了提高逻辑功效法估算精度,提出一种考虑速度饱和效应的改进方法,该方法主要分两步:首先,考虑反相器PMOS与NMOS宽之比,精确估算反相器的延时,并归一化;然后,基于反相器的延时和速度饱和的影响,估算逻辑门的延时.仿真模型采用了美国亚利桑那州立大学的PTM 32nm、65 nm、90 nm和130nm的模型,45nm采用了北卡罗来纳州立大学的FreePDK的模型,结合hspice仿真.经实验数据对比,该方法对与非门延时的估算精度提高约1O％.

摘要： 随着纳米工艺的不断推进,由随机工艺参数偏差引起的电路稳定性问题日益突出.静态存储器由大规模高度重复性电路单元结构组成,要保证整个芯片工作正常,要求单个单元电路失效的概率极低,相关的失效事件属于极端概率事件.传统的蒙特卡洛采样在产生足够的有效采样点和精确捕捉实际失效区域分布方面存在诸多缺陷.本文采用的自适应增强(AdaBoost)方法是一种新的统计学习技术,通过样本学习构建一个强分类器,可以过滤掉大量无效的采样点,使采样点更集中的分布在失效区域中.另外,本文引入交叉熵方法改进传统的重要性采样算法,达到更快的收敛速度.该方法综合了数据挖掘和极值理论的思想,能够快速精确地捕捉失效区域实际分布,相比于标准的蒙特卡洛采样方法,在不损失精度的情况下效率提高了1000倍以上.

摘要： 该款高度集成的转换器支持0．5％的参考电压误差精度，可满足深亚微米处理器的电压需求。D—CAP3自适应工作时间控制模式不仅简单易用，可提供极其快速的负载瞬态响应，而且还可减少外部组件数量。通过PMBus实现的可编程性及故障报告不但可简化电源设计，而且还可进一步减少组件数量。

摘要： 本文对超深亚微米SOI NMOSFET的热载流子效应进行了试验研究.实验结果表明:关态应力条件下,浮体超深亚微米SOI器件具有明显的热载流子效应,其特有的寄生双极效应是器件显著热载流子损伤的重要原因;与前栅晶体管一样,背栅晶体管在关态应力下也表现出显著的热载流子效应,其产生明显热载流子效应的机理与前栅晶体管相同.相同应力条件下,沟道长度越短,热载流子效应越强,原因在于沟道长度直接决定了寄生双极效应的强度.

摘要： 介绍了适用于描述深亚微米半导体器件中能量量子化效应的2维密度梯度量子-漂移扩散模型,对深亚微米n型金属半导体场效应管(nMOSFET)进行了数值模拟,给出了器件的Ⅰ-Ⅴ曲线,沟道区域电子密度和电流密度的分布,以及微波脉冲作用下的电流响应,并与经典漂移扩散模型的结果进行了对比分析.比较模拟结果可知,量子效应使得沟道反型层载流子密度的峰值偏离了Si-SiO2界面,有效氧化层厚度增大,等效栅电容减小,栅电压的驱动能力减弱.

摘要： 对深亚微米的窄沟PMOSFET进行了负偏压温度不稳定性(NBTI)的试验研究。结果表明，NBT应力最终导致了跨导降低、输出特性曲线下降、关态泄漏电流和阈值电压增加。然而，在应力施加的过程中，一些参数发生了恢复。经过分析，认为正电性的界面态主导了参数的变化，也正是界面态的复合造成了参数的恢复。

摘要： 使用西北核技术研究所自主研制的存储器辐射效应测试系统,选取了0.25 μm 工艺4M 容量和0.13 μm 工艺16M容量的CMOS随机静态存储器(SRAM),在西安脉冲堆进行了中子辐射效应实验,研究了CMOS SRAM 在反应堆中子辐射环境下出现的效应现象.两类存储器存储单元的翻转随中子注量的增长均无明显阈值.通过对实验结果的分析,认为两类深亚微米的SRAM 在西安脉冲堆的中子辐射出现了单粒子翻转效应,出现这种现象的原因是随着器件特征尺寸的减小,存储单元翻转所需要电荷量下降导致.通过对翻转率的比较,说明工艺尺寸越小、集成度越高的存储器越容易发生翻转.

摘要： 本文介绍采用深亚微米CMOS工艺设计的全差分采样/保持电路,该电路应用下极板采样技术和全差分结构以消除开关电荷注入和时钟馈通引起的误差,从而获得高精度.设计采用0.18μm CMOS工艺条件并通过spectre软件模拟仿真,结果表明电路在3 V电源电压和50MHz采样频率工作条件下能够稳定工作.

摘要： 采用深亚微米工艺设计了一种基于R～2R梯形电阻网络的D/A转换器。为该DAC设计了高性能的模拟开关和运算放大器。由于模拟开关消除了电荷注入和时钟馈通效应,因此提高了精度。而500MHz单位增益带宽的运算放大器保证了DAC的高速应用。设计采用0.18μm CMOS工艺务件,用Spectre软件在3.3V供电下进行了模拟仿真,结果表明DAC的建立时间小于10ns。

摘要： 深亚微米(Deep Sub-Micron,DSM)下,寄生参数变得非常重要。本文对0.18μm工艺下不带寄生参数和带寄生参数的电路网表进行了模拟,分析了延时、输入电容和驱动能力三个参数。模拟结果证明寄生参数产生了明显的影响,降低了原先电路设计的可靠性。为了保证性能参数在一定范围内漂移,本文提出了一个可以反馈寄生参数特性的版图自动生成流程,它包含了版图生成、寄生参数提取、电路模拟和分析反馈等过程。

摘要： 本文提出了基于传输线模型和傅立叶级数的时钟线网精确仿真方法.该方法基于时钟信号是周期信号,因此采用傅立叶级数对时钟线网进行精确仿真.时钟线网的所有互连线均采用传输线模型,通过迭代方法得到精确的时钟线网传输函数,并采用任意有限谐波的傅立叶级数得到所需精度的时钟线网的时域响应.本论文提出的方法对深亚微米工艺下高速时钟线网进行了大量仿真,仿真结果同SPICE得到的精确结果进行比较,实验结果表明,采用五次谐波通常可以满足高速芯片设计的要求,此外针对更高精度要求,可以采用更多的谐波进行逼近.本方法可以适用于高速时钟线网的精确仿真、时延估算与高层次设计和优化.

摘要： 本文给出了基于RLC模型的树形互连线50％延迟和判断信号完整性的估算公式.由于算法考虑到互连线电感的影响,具有与Elmore延迟相同的算法复杂度,算法的估算精度高于Elmore延迟,因此可以用于指导分析优化深亚微米集成电路设计.

摘要： 利用ISETCAD器件模拟工具,本文模拟了纳米尺度的MOSFETs器件沟道中存在应力时的器件特性,通过模拟我们分析了应力大小和方向发生变化对MOSFET的阈值电压、亚阈特性、开关态电流等器件特性的影响.

摘要： 本发明公开了一种适用于深亚微米CMOS工艺的运算电流放大器，包括差分电流缓冲级、源极耦合差分跨导级主电路和源极耦合差分跨导级从电路。本发明具有适用深亚微米CMOS工艺电源电压低、高频性能好的特点，基于本发明搭建的电阻网络负反馈放大器在实现宽带、大输出摆幅的同时仍能维持与基于运算跨导放大器搭建的电阻网络负反馈放大器相当的共模抑制比性能。

摘要： 本发明公开了一种用于分析深亚微米级SOI工艺芯片的腐蚀溶液及方法，其中，该方法包括：利用特性腐蚀溶液腐蚀掉待测芯片的器件层上的二氧化硅，特性腐蚀溶液包括：氢氟酸、二氧化硅刻蚀液、丙三醇和水；将腐蚀后的待测芯片用去离子水清洗后晾干；将晾干后的待测芯片放置于反性酸性染色溶液中进行染色处理，反性酸性染色溶液包括：氢氟酸、硝酸和冰醋酸；根据扫描电子显微镜采集的染色后的待测芯片的图像数据确定待测芯片的类型。该特性腐蚀溶液可以实现均匀腐蚀性，并且能有效的降低反应速度，保证成功率，且可以平整保留器件层；染色处理后的待测芯片非常平整，方便快速确定待测芯片的类型。

摘要： 本发明公开了一种利用常规光刻技术实现深亚微米T型栅的制备方法，该方法主要是利用传统步进光刻机，采用涂胶曝光显影步骤，形成图形，并借助PECVD薄膜淀积技术和ICP刻蚀技术，将深亚微米侧壁图形保留，并进行转移，形成栅脚；而后采用传统光刻工艺方法，形成栅帽，制备出深亚微米级的T型栅。通过本发明方法可以有效克服电子束光刻产能低，而步进光刻机传统制备工艺线宽受限，不能加工深亚微米图形的不足与缺点，同时兼顾栅长及产能。

摘要： 本发明方法提出一种改善深亚微米级闪存器件耦合率的沟槽氧化物的刻蚀方法，采用第一干法刻蚀+湿法腐蚀+第二干法刻蚀组合，利用干法刻蚀有效克服填充氧化物密度不均匀的特点，由第一干法刻蚀将沟槽内开口处密度疏松区域的氧化物去除，使后续刻蚀的氧化物界面保持高度相同，且密度均匀一致，然后通过湿法腐蚀去除由第一干法刻蚀造成的多晶浮栅侧壁的氧化物侧墙，使该部分侧壁完全没有氧化物覆盖，再由第二干法刻蚀实现高度一致的沟槽内氧化物底部，以及统一形貌的保护遂穿氧化层的多晶浮栅侧壁底部的氧化物侧墙，ONO淀积，形成一致的由ONO与多晶浮栅接触组成的ONO电容，从而实现改善深亚微米级闪存器件的耦合率，提升产品合格率和使用寿命的目的。

摘要： 本发明提供一种深亚微米约瑟夫森隧道结及其制备方法，该结构包括：衬底；约瑟夫森隧道结，沿横向方向延伸形成于衬底的上表面，约瑟夫森隧道结自左向右包括第一电极、势垒层及第二电极；第一电极引出结构，与第一电极一体成形；第二电极引出结构，与第二电极一体成形。通过在衬底上沿横向方向(即沿水平方向)制备约瑟夫森隧道结的三层膜，从而形成沿横向延伸的约瑟夫森隧道结，结的尺寸大小不会受限于光刻极限的限制，薄膜厚度可作为结的一条边长，这将大幅缩减结面积；另外，由于三层膜结构分别制备，且其电极引出结构与对应的电极一体成型，减少了传统工艺中所需的绝缘层和配线层，简化了工艺流程，缩短了工艺周期，使工艺可控性提高。

摘要： 本发明涉及可控硅静电保护技术领域，具体涉及一种应用于深亚微米级电路静电防护的可控硅器件。该结构中，N型阱区中的上部并排设置有第一N型重掺杂区和第一P型重掺杂区，以形成第一空白掺杂区；P型阱区中的上部并排设置有第二N型重掺杂区和第二P型重掺杂区，以形成第二空白掺杂区；多晶硅与第一空白掺杂区存在重合区域，且覆盖第二空白掺杂区的顶部；硅化物阻隔层与第一P型重掺杂区存在重合区域，并与多晶硅存在重合区域，还覆盖第二空白掺杂区的顶部中多晶硅未覆盖区域。本发明利用硅化物阻挡层良好的限流能力，提高了SCR泄放静电电流的能力，并且使SCR具备较低维持电压，满足了深亚微米级电路静电放电保护要求。

摘要： 本发明公开了一种深亚微米级粉体气氛分级装置，涉及粉体材料分级技术领域，其技术方案要点包括进料机、气氛箱、进料斗、分离锥、分离室、多孔法兰、导向盘、细粉出粉管、底部罐、粗粉收料桶、旋风分离器、分离收集罐、反吹罐、反吹收集罐、引风机、冷却器以及缓冲罐。本发明具有有效避免气流短路现象、循环使用氮气、通过回风管路以及缓冲罐的氮气量调整分级系统内氮气的压力大小，使气压呈微正压状态，进而有效阻止空气的渗入，避免分级物料与空气的接触，整个系统处于隔绝空气的状态的效果；同时避免传统气相分级过程的空气中水份和氧对分级物料的氧化作用，并可用于镍粉、铜粉、铝粉等易氧化深亚微米级超细金属粉体气氛分级的效果。

摘要： 本发明公开了一种适用于深亚微米CMOS工艺的运算电流放大器，包括差分电流缓冲级、源极耦合差分跨导级主电路和源极耦合差分跨导级从电路。本发明具有适用深亚微米CMOS工艺电源电压低、高频性能好的特点，基于本发明搭建的电阻网络负反馈放大器在实现宽带、大输出摆幅的同时仍能维持与基于运算跨导放大器搭建的电阻网络负反馈放大器相当的共模抑制比性能。

摘要： 本发明公开了一种减少深亚微米光刻工艺球状缺陷的方法，包括1)将晶圆置于冷板上进行涂胶前冷却；2)将完成步骤1)的晶圆涂覆底部抗反射涂层，静置60～100s，然后传送至高温热板上烘烤，接着传送至冷板冷却至室温；3)对冷却至室温的晶圆进行光刻胶涂覆，然后传送到低温热板烘烤，接着传送至冷板冷却到室温，然后进行边缘曝光；4)将边缘曝光完成的晶圆转移至低温热板上进行曝光，然后烘焙，接着传送至冷板冷却至室温；5)对完成步骤4)的晶圆进行显影，显影完成后在低温热板上坚膜，接着传送至冷板冷却至室温。本发明通过晶圆在涂覆底部抗反射涂层后静置60～100s，在保证晶圆每步工艺状态的一致性的同时，减少了深亚微米光刻工艺球状缺陷的产生。

摘要： 本实用新型公开了一种深亚微米级粉体气氛分级装置，涉及粉体材料分级技术领域，其技术方案要点包括进料机、气氛箱、进料斗、分离锥、分离室、多孔法兰、导向盘、细粉出粉管、底部罐、粗粉收料桶、旋风分离器、分离收集罐、反吹罐、反吹收集罐、引风机、冷却器以及缓冲罐。本实用新型具有有效避免气流短路现象、循环使用氮气、通过回风管路以及缓冲罐的氮气量调整分级系统内氮气的压力大小，使气压呈微正压状态，进而有效阻止空气的渗入，避免分级物料与空气的接触，整个系统处于隔绝空气的状态的效果；同时避免传统气相分级过程的空气中水份和氧对分级物料的氧化作用，并可用于镍粉、铜粉、铝粉等易氧化深亚微米级超细金属粉体气氛分级的效果。