单粒子翻转

摘要： 提出一种12T结构的抗单粒子翻转和多节点翻转的SRAM存储单元,通过功能和电荷注入仿真研究该单元结构的读写性能和抗单粒子翻转的能力。研究结果表明:提出的PSQ-12T存储单元的面积为0.95μm^(2);数据保持、读和写的静态噪声容限分别为0.37,0.22,0.61 V;静态功耗为1.09 nW;当工作频率为500 MHz时,动态功耗为21.6μW;发生单节点“1-0”翻转的临界电荷大于500 fC;同一势阱和不同势阱中特定的多节点产生翻转的临界电荷也都大于500 fC。

摘要： 卫星上常用的静态随机存储器(SRAM)型现场可编程门阵列(FPGA)器件易受到空间环境中高能粒子辐射发生单粒子翻转,从而可能导致电路出现故障,引起卫星无法正常工作。针对此问题,文章采取的抗单粒子翻转方法是通过FPGA的内部访问接口(ICAP),对配置数据进行回读刷新,并使用纠错能力更强的RM(2,5)码来替代常用的FRAME_ECC纠错码,最高可以支持对3个比特位的翻转进行检错纠错,进一步提高了系统的纠错能力。除此外,还对刷新控制电路部分进行三模冗余加固处理,降低了刷新控制电路出现单粒子翻转的可能性。并且对冗余模块增加错误判断,可及时识别冗余部分是否发生单粒子翻转,避免由于错误累积可能导致多个冗余模块发生故障的现象。通过以上措施的改进,提高了系统的可靠性。同时在布局布线过程中,将待刷新电路与刷新控制电路进行分布式布局,使得对待刷新电路帧地址的确定更加方便。最后,通过实验仿真论证了改进后的内部刷新系统容错率是传统内部刷新系统的2.56倍。

摘要： 随着FPGA片内纠检错技术的发展,Xilinx公司在旗下的SRAM型FPGA上应用了一种名为软错误修复(SEM)的加固技术,大幅提升了配置RAM的单粒子软错误检测和修复效率。但这种片内加固技术本身需要使用一定的逻辑和存储资源,同样也有发生单粒子软错误的风险。本文分析了应用SEM加固技术的必要性和存在的问题,提出一套基于SEM的FPGA抗单粒子翻转解决方案,并给出了在XC7K410T型FPGA上的试验验证结果,验证了加固技术的有效性。

摘要： 国产某型号导航SoC器件采用55 nm商用工艺生产。针对该型器件的辐射敏感性分析表明其易受单粒子效应影响,为此利用重离子加速器完成空间单粒子辐照的地面模拟试验,考查器件的单粒子效应,为其空间应用提供数据支撑。结果表明:器件抗单粒子锁定的LET阈值大于81.4 MeV·cm^(2)/mg,满足空间应用指标要求;但器件对单粒子翻转和单粒子功能中断较为敏感。利用ForeCAST软件计算得到GEO、Adams 90%最坏环境模型,3 mm(Al)屏蔽条件下器件的DFT模式单粒子翻转率为6.80×10^(-8) d^(-1)·bit^(-1),SRAM模式单粒子翻转率为5.61×10^(-11) d^(-1)·bit^(-1),单粒子功能中断率为5.24×10^(-5) d^(-1),在轨应用时需要采取相应的防护措施。

摘要： 为提高28 nm体硅工艺下的触发器的抗SEU能力,针对28 nm集成电路的版图空间布局加固技术进行了研究,基于敏感节点对分离和电荷补偿原理,设计了2种抗辐射加固触发器版图结构。同时设计了3种不同敏感节点对分离距离和采用电荷补偿原理加固的触发器链,通过流片和封装后对芯片进行了抗单粒子翻转试验。试验结果表明,采用的2种版图加固方法可使单粒子翻转数下降95%以上;当入射重离子LET值为37 MeV·cm^(2)·mg^(-1)时,电荷补偿原理的版图加固结构抗单粒子翻转性能更强;28 nm工艺下,版图加固最优敏感节点对的距离为3倍标准单位距离。

摘要： 单粒子翻转(SEU)是影响空间电子设备可靠性的重要因素,本文提出了一种SEU甄别与定位技术方法,研制了原理样机。硅探测器与辐照敏感器件在垂直方向相互临近安装,粒子入射到硅探测器的位置区域与目标辐照器件单粒子翻转的物理位置相对应。采用波形数字化技术实现了多道粒子甄别与能量信号测量,通过数据回读比较法实现了SRAM器件翻转逻辑定位检测。根据实验室测试和单粒子辐照试验结果,可探测高能粒子的LET≥6.06×10^(-3) MeV·cm^(2)/mg,入射粒子的位置分辨率优于5 mm,最大计数率≥10000 s^(-1),SRAM器件的SEU巡检周期时间分辨率为13.76 ms。通过掌握大容量SRAM型器件的SEU甄别与定位及其辐射环境感知能力,有助于提升空间电子设备的在轨工作性能。

摘要： 本文利用60 MeV质子束流,开展了NAND(not and)flash存储器的质子辐照实验,获取了浮栅单元的单粒子翻转截面,分析了浮栅单元错误的退火规律,研究了质子辐照对浮栅单元的数据保存能力的影响.实验结果表明,浮栅单元单粒子翻转截面随质子能量的升高而增大,随质子注量的升高而减小.浮栅单元错误随着退火时间的推移持续增多,该效应在低能量质子入射时更为明显.经质子辐照后,浮栅单元的数据保存能力有明显的退化.分析认为高能质子通过与靶原子的核反应,间接电离导致浮栅单元发生单粒子翻转,翻转截面与质子注量的相关性是因为浮栅单元单粒子敏感性的差异.质子引起的非电离损伤会在隧穿氧化层形成部分永久性的缺陷损伤,产生可以泄漏浮栅电子的多辅助陷阱导电通道,导致浮栅单元错误增多及数据保存能力退化.

摘要： 在单粒子翻转引起的瞬时故障中,控制流错误占很大比例.主流的控制流错误软件检测方法依靠插桩标签来检测控制流错误.但基于标签的检测算法很难在标签插桩的开销和错误检测率之间找到一个平衡.本文提出一种智能的基本块拆分方法,在不用修改原有检测算法的基础上,提升控制流错误的检测率,同时尽可能的减小额外开销.首先,使用GDB调试工具和LLVM Pass文件,对程序进行故障注入实验并提取特征;其次,使用级联森林模型筛选出程序中易发生控制流错误的基本块,并对其进行智能拆分,使基于标签的检测算法能够在拆分点进行标签插桩;最后,在单标签算法CFCSS和双标签算法RCFC上进行验证实验,均取得很好的实验效果.本文提出的方法几乎可以在所有的基于标签的检测算法上使用,并能在提高检错能力的同时,具有较低的时空开销.

摘要： 基于65 nm体硅CMOS工艺,采用移位寄存器链方式对普通触发器(DFF)、2种双互锁触发器(DICE-DFF,FDICE-DFF)、普通触发器空间三模冗余(TMR-DFF)和2种普通触发器时间三模冗余(TTMR-DFF300,TTMR-DFF600)这6种结构进行单粒子翻转(SEU)性能试验评估。利用Ti、Cu、Br、I、Au和Bi这6种离子对被测电路进行轰击,试验结果表明,普通触发器单粒子翻转截面最大,约为3.5×10^(−8)~1.7×10^(−7) cm^(2)/bit;时钟间隔时间600 ps的时间三模冗余结构触发器单粒子翻转截面最小,约为5×10^(−11)~7×10^(−10)cm^(2)/bit,仅为普通触发器的0.1%左右。同时,针对6种触发器单元,从速度、面积、晶体管数量以及抗SEU性能多方面进行综合分析,为后续超大规模集成电路抗SEU设计提供了一定的指导意义。

摘要： 为降低抗辐射设计对元器件基本性能的影响,基于0.18μm CMOS加固工艺,通过场区注入工艺实现总剂量(Total Ionizing Dose,TID)加固,优化版图设计规则实现单粒子闩锁(Single Event Latch-up,SEL)加固,灵活设计不同翻转指标要求实现单粒子翻转(Single Event Upset,SEU)加固。利用以上加固方法设计的电路,证明了加固工艺平台下的抗辐射电路在抗辐射性能及面积上具有明显优势。

摘要： 针对一款典型的65nm SRAM,基于北京HI-13串列加速器上的微电子器件单粒子效应专用辐照装置,通过降能、降束、扩束和防散射等调束技术获得了适合开展低能质子实验的质子束并进行了辐照实验研究,获取了器件单粒子翻转截面曲线.实验结果发现低能质子的单粒子翻转截面较核反应机制引起的截面大4～5个数量级,证实了低能质子直接电离机制单粒子翻转增强效应.并且通过利用成熟的空间辐射效应分析软件Space Radiation7.0,针对几种典型的卫星轨道辐射环境对在轨错误率进行了预估.预估结果发现由于太阳质子事件和地球俘获带质子的影响,低能质子成为空间总错误率的主要贡献.因此,对于空间应用的低阈值纳米器件来说需要具备抗低能质子辐照能力.

摘要： 目前卫星及星载设备的可靠性评估方法,均按不可维修设备进行考虑.但是在轨单粒子影响设备(包含FPGA、SDRAM、CPU等芯片),可通过系统复位等手段恢复,在此状态下系统是一种可维修的设备.因此,原有的可靠性评定方法并不能评估该情况下系统完成给定任务的能力.本文重点针对常用的抗单粒子翻转措施提出定量评估方法,定量评估单粒子翻转的影响程度,同时为选择重启间隔时间提供方法参考.

摘要： 随着制造工艺技术的不断发展，器件的结构尺寸不断缩小，存储单元灵敏区的体积及其发生单粒子翻转的临界能量随之减小，高能粒子辐照时在灵敏区中造成的能量沉积也在减少，而器件灵敏度增加，由此可能影响到器件辐照的单粒子翻转效应。本文针对该问题，利用GEANT4模拟了400MeV质子在三种不同结构尺寸静态随机存储器中的输运过程，计算了器件单粒子翻转和多位翻转截面，分析了器件结构尺寸减小对单粒子翻转和多位翻转效应的影响。结果表明，随着结构尺寸的减小，静态随机存储器的单粒子翻转截面缓慢减小，而多位翻转截面随之迅速增加，器件尺寸越小，多位翻转效应将更加明显。

摘要： SRAM型胚胎电子细胞在辐射空间容易受到单粒子翻转(SEU,Single Event Upset)影响,由于缺乏有效的自检手段,严重制约了胚胎电子阵列在深空、强电磁等辐射环境中的应用.本文基于经典胚胎电子细胞结构,在配置存储模块和逻辑功能模块中分别采用延迟比较、双模比较等自检方法,设计了一种新型的具有自检能力的胚胎电子细胞,可以实时有效的检测配置存储模块和逻辑功能模块发生的一位和多位SEU,并且通过列移除的自修复机制,实现系统故障的实时自修复并保持系统正常工作.以4bit进位加法器为例,通过仿真实验,验证了胚胎电子细胞的自检能力和电子细胞阵列的故障自修复能力.

摘要： 在轨运行的空间探测仪器不可避免的受空间宇宙线和高能粒子的辐射.典型的空间辐射带来的影响有总剂量效应(TID)、单粒子锁定(SEL)和单粒子翻转(SEU).尽管星载探测器设计规范要求尽量采用高等级的元器件,但最近几年的空间探测仪器为了追求更好的性能(紧凑体积、低功耗、高速度),不得不筛选等级较低的工业级器件、专用集成电路(ASIC).即使高等级的电子器件,比如SRAM/FPGA也不可避免的受到SFU事件的影响.这些都需要在仪器研制中采取必要的措施.本文结合多个项目工程经验,介绍在空间探测仪器研制中为降低TID、SEL、SEU效应带来危害而采取各种电子学软硬件设计手段.

摘要： ECC(Error Checking and Correcting)技术是解决SRAM抗单粒子翻转(SEU)问题的一种重要方法.本文针对星载SRAM型信息存储器的加固问题,根据存储器的读写特点,综合考虑抗SEU性能、冗余存储容量大小和系统读写效率等因素,提出了一种新型抗单粒子翻转的存储器读写结构.利用存储器与控制器件的互连总线,并行接入ECC编解码模块,以减小ECC模块对存储器读写操作性能的影响.以512B为单位划分存储器空问,采用汉明检纠错码方法对512B进行ECC编解码,得到3B的纠错码,对应16MB存储器容量,仅需96KB的纠错码存储容量;将编解码电路适配到宇航级FPGA芯片中,并利用FPGA的片上存储器资源保存ECC纠错码,保证了ECC校验和纠错功能的正确性.采用VHDL设计的寄存器传输级(RTL)编解码模块,经ISE综合得到的规模为2万门(含1K触发器),加上96KB的纠错码存储容量,可适配到XILINX宇航级芯片VIRTEX1000上,工作频率达到100MHz.

摘要： 分析了数字集成电路在空间辐射环境下受到高能粒子轰击产生单粒子翻转(SEU)和单粒子闩锁(SEL)的原理,并从电路和版图层面提出了相应的加固方法,实现了一款容量为32×32位的抗辐照寄存器文件的设计.hspice模拟结果表明:采用文中提出的加固方法所设计的寄存器文件具有很好的抗SEU效果,且发生SEL的概率大大降低.

摘要： 空间辐射效应,尤其是单粒子翻转(SEU)效应,不仅破坏了数据的正确存储,甚至会导致程序的误操作,对航天设备的正常运行构成极大的威胁.随着大规模集成电路集成度的提高,受空间辐射环境的影响越来越严重,设计中对存储器辐射效应加固的需求也在急剧增加.因此SRAM加固方法的研究具有重要的意义和应用价值.该文介绍了该领域的研究背景和国内外的研究现状,对传统存储单元的数据存储原理和SEU翻转机理进行了分析,总结了常用的TMR、HIT、DICE和10T存储单元加固方法,分析了几种典型的设计加固单元的抗SEU机理,并基于DICE没计了一款SRAM单元,对SRAM加固设计具有重要在指导意义.

摘要： 容错处理器在空间辐照环境和苛刻计算环境中发挥着重要的作用,因此对容错方案进行可靠性验证尤为重要.模拟故障注入方法具有良好的可观测性与可控性,能够在处理器设计早期进行可靠性评测从而尽早发现问题.然而现有模拟故障注入方法缺乏对空间环境中频发的SEU故障模型的支持,且在硬件设计中修改代码注入故障破坏了系统的完整性.为此本文提出一种利用背板技术的软硬件协同仿真与故障注入技术,设计了软件实现的SEU故障模型,实现了软硬件协同的故障注入平台,为处理器容错设计提供了一个自动化非侵入的故障注入和可靠性评估方案.

摘要： 容错处理器在空间辐照环境和苛刻计算环境中发挥着重要的作用,因此对容错方案进行可靠性验证尤为重要.模拟故障注入方法具有良好的可观测性与可控性,能够在处理器设计早期进行可靠性评测从而尽早发现问题.然而现有模拟故障注入方法缺乏对空间环境中频发的SEU故障模型的支持,且在硬件设计中修改代码注入故障破坏了系统的完整性.为此本文提出一种利用背板技术的软硬件协同仿真与故障注入技术,设计了软件实现的SEU故障模型,实现了软硬件协同的故障注入平台,为处理器容错设计提供了一个自动化非侵入的故障注入和可靠性评估方案.

摘要： 本申请公开了SRAM型FPGA单粒子翻转纠错方法及单粒子翻转纠错电路、电子设备、计算机存储介质，该方法包括：S1：启动单粒子翻转纠错电路；S2：获取配置帧地址；S3：根据所述配置帧地址从配置存储单元中读取所述配置数据帧；S4：对所述配置数据帧进行错误校验和定位；若未发现错误数据位，则执行S5；若发现单个错误数据位，则将所述配置数据帧纠错后写回至所述配置存储单元；S5：判断所述配置帧地址是否为最大帧地址；是则执行S2；否则执行S6；S6：产生下一个配置帧地址，并执行S2。回读配置数据帧的数据位，并同步进行纠错和回写，由此纠错过程在配置数据帧回写的时候同步完成，不需要缓存数据，因此不需要额外的资源来存放回读的配置存储单元数据。

摘要： 本发明针对现有抗单粒子翻转和单粒子瞬态的高速串行接口数据编解码方法纠错时间或硬件开销大的技术问题，提出一种抗单粒子翻转和单粒子瞬态的高速串行接口数据编解码方法，包括发送端对发送的低速并行数据的编码和并串转换步骤，以及接收端对接收的高速串行信号的串并转换和解码步骤。本发明对多拍并行数据的每个数据位拼接而成的新数据分别进行编码，而且错误数据在解码过程中将得到纠正，可直接纠正错误的数据，无需重传，效率高；所使用的编码方式中，纠错的过程是按列进行，即便连续多位数据都出错，按列进行纠错的过程中错误数据也只有一个，故解码方法能纠正1位错即可，因此，本发明只需纠正1位错，硬件实现过程简单，电路开销小。

摘要： 本发明涉及一种由单粒子翻转率预计单粒子故障率的方法及系统，以解决如何根据单粒子翻转率预计单粒子故障率的问题。该方法包括：S1、确定电子器件中每一功能模块的单粒子翻转率、时间降额因子及逻辑降额因子的大小；S2、计算每一功能模块的单粒子故障率；S3、将所述电子器件中所有功能模块的单粒子故障率之和作为所述电子器件的单粒子故障率。本发明计算得到的电子器件的单粒子故障率是在单粒子翻转率的基础上利用时间降额因子和逻辑降额因子进行修正得到的，相对于现有技术中的试验统计归纳方法和利用工程经验定性分析方法，本发明的定量计算方法工作量大大减小，更简单、易实现。

摘要： 一种抗单粒子翻转和单粒子瞬态脉冲的触发器设计方法，包括电路加固设计和版图加固设计，其中电路加固设计，基于DICE结构，采用0.13um体硅CMOS工艺，设计带延迟滤波的冗余时钟DICE触发器电路；版图加固设计中增加DICE触发器电路中存储节点之间的距离和减小漏区面积。本发明避免了时钟交叠发生，并减小功耗开销，进一步提升了触发器单元抗SEU/SET的能力，实现代价小、可靠性高。

摘要： 针对现有集成电路抗SEU和SET性能差、结构复杂且成本高的难题。本发明提供一种抗单粒子翻转和单粒子瞬态脉冲的锁存器，实现对来自组合逻辑的SET和锁存器内部数据的SEU进行屏蔽。包括五个钟控反相器，两个常规反相器，两个Muller C单元电路，一个施密特反相器和一个延时电路。利用Muller C单元电路过滤SEU和SET。利用施密特反相器用以增加敏感节点的关键电荷。延迟电路用以产生延迟形式的信号。本发明的抗单粒子翻转和单粒子瞬态脉冲的锁存器可以有效地消除辐射对电路的影响，具有较好的抗辐射性能，且电路结构简单，面积开销小。

摘要： 本发明公开了抗单粒子翻转和单粒子瞬态的可复位的扫描结构D触发器，目的是解决可复位的扫描结构D触发器抗单粒子翻转能力和抗单粒子瞬态不高的问题。本发明由缓冲电路、扫描控制缓冲电路、复位缓冲电路、时钟电路、主锁存器、从锁存器和输出缓冲电路组成。主锁存器和从锁存器为冗余加固的锁存器。主锁存器和从锁存器串联，并均与时钟电路、复位缓冲电路连接。主锁存器还与缓冲电路、扫描控制缓冲电路相连，从锁存器还与输出缓冲电路相连。分离主锁存器和从锁存器中互为冗余的C

摘要： 本发明公开了抗单粒子翻转和单粒子瞬态的可置复位扫描结构D触发器，目的是解决抗单粒子翻转能力和抗单粒子瞬态能力不高的问题。本发明由缓冲电路、扫描控制缓冲电路、置位缓冲电路、复位缓冲电路、时钟电路、主锁存器、从锁存器和输出缓冲电路组成。主锁存器和从锁存器为冗余加固的锁存器。主锁存器和从锁存器串联，并均与时钟电路、置位缓冲电路、复位缓冲电路连接。主锁存器还与缓冲电路、扫描控制缓冲电路相连，从锁存器还与输出缓冲电路相连。分离主锁存器和从锁存器中互为冗余的C

摘要： 本发明公开了抗单粒子翻转和单粒子瞬态的可置位D触发器，目的是解决可置位D触发器抗单粒子瞬态和抗单粒子翻转能力不高的问题。本发明由时钟电路、置位缓冲电路，主锁存器、从锁存器、输出缓冲电路和缓冲器电路组成。主锁存器和从锁存器均为冗余加固的锁存器。主锁存器和从锁存器前后串联，并均与时钟电路和置位缓冲电路连接。主锁存器还与缓冲器电路相连，从锁存器还与输出缓冲电路相连。分离主锁存器和从锁存器中互为冗余的C

摘要： 本申请公开了SRAM型FPGA单粒子翻转纠错方法及单粒子翻转纠错电路、电子设备、计算机存储介质，该方法包括：S1：启动单粒子翻转纠错电路；S2：获取配置帧地址；S3：根据所述配置帧地址从配置存储单元中读取所述配置数据帧；S4：对所述配置数据帧进行错误校验和定位；若未发现错误数据位，则执行S5；若发现单个错误数据位，则将所述配置数据帧纠错后写回至所述配置存储单元；S5：判断所述配置帧地址是否为最大帧地址；是则执行S2；否则执行S6；S6：产生下一个配置帧地址，并执行S2。回读配置数据帧的数据位，并同步进行纠错和回写，由此纠错过程在配置数据帧回写的时候同步完成，不需要缓存数据，因此不需要额外的资源来存放回读的配置存储单元数据。

摘要： 本发明针对现有抗单粒子翻转和单粒子瞬态的高速串行接口数据编解码方法纠错时间或硬件开销大的技术问题，提出一种抗单粒子翻转和单粒子瞬态的高速串行接口数据编解码方法，包括发送端对发送的低速并行数据的编码和并串转换步骤，以及接收端对接收的高速串行信号的串并转换和解码步骤。本发明对多拍并行数据的每个数据位拼接而成的新数据分别进行编码，而且错误数据在解码过程中将得到纠正，可直接纠正错误的数据，无需重传，效率高；所使用的编码方式中，纠错的过程是按列进行，即便连续多位数据都出错，按列进行纠错的过程中错误数据也只有一个，故解码方法能纠正1位错即可，因此，本发明只需纠正1位错，硬件实现过程简单，电路开销小。