高速数字电路

摘要： 随着高集成度集成电路与高速板级印制电路的发展,板间通信频率已经达到GHz水平,传统板级电路设计方案已经无法普及到更高频率的电路设计;针对高速SDIO总线在板级的设计,基于Cadence Sigrity平台的信号完整性仿真,提出了一种针对SDIO总线的高速信号仿真方法,该方法对SDIO总线有较高的仿真参考意义,通过海思Hi3516EV200嵌入式平台的板级电路设计与仿真优化,对层叠结构、层叠顺序、走线长度、地过孔、过孔数目实验仿真,优化PCB设计,对S参数与时域图进行研究与分析,提出了一种SDIO总线的电路走线设计参考方法,通过理论分析与仿真实验论证了该方案的可行性与实用价值,填补了信号完整性仿真分析中对SDIO总线设计的空白。

摘要： 阐述了高速数字电路电源分配网络(PDN)与电源噪声引发的时序抖动(PSIJ)联合分析方法。介绍了一种新的PDN目标阻抗定义方式,通过对PDN等效电路模型与电路PSIJ敏感度特性进行分析,推导高速电路PSIJ与PDN电路参数(包括电阻、电感与电容)的关系,建立联合分析方法,并简述了基于PSIJ的PDN优化算法。

摘要： 由于半导体技术和集成电路的不断发展,信号的传输速度越来越快.但信号的质量和完整性也成为人们关注的焦点内容.其中,对于数字电路而言,噪声的存在在很大程度上影响了信号的质量.因此在进行技术的改进和结构的优化过程中,需要明确噪声的主要来源,从材料方面以及设计方面,积极采取针对性的有效措施,不断提升高速数字电路的信号传输效率.

摘要： 随着计算机的普及以及人们对计算机的性能要求越来越高,高速数字电路的设计也就需要不断地进步与改良.高速数字电路的设计是十分复杂的,并且需要专业性较强的高速数字电路设计师来设计,设计的水平将会直接影响信号传输的质量,从而会对高数数字电路的实际使用情况产生巨大的影响.因此,就需要高速数字电路的设计者在设计高速数字电路的时候要进行多方面的考虑,充分考虑各项因素对设计的影响,从而降低其对通信强度等方面的影响,以提高该电路的信号质量,让设计出来的电路能够满足人们在实际生产与生活中的需要.论文着重对高速数字电路进行简略描述,并分析其设计的原理以及其在生产生活中的应用,并对其未来的发展趋势做一定的展望.

摘要： 本文对关系到高频高速覆铜板发展新趋势的七个重要话题,作了逐一的讨论,提出了笔者的观点与分析。1.高频高速覆铜板市场的新格局,以低信号传送损失为最重要特性的高频高速覆铜板,是射频/微波电路用CCL(一般简称“高频CCL”)和高速数字电路用CCL(一般简称“高速CCL”)的统称。

摘要： 近年来,数字电子技术呈现良好的发展趋势,受到广泛应用,也使信号的传输越来越受到重视.就当前高速数字信号的发展来看,噪声的存在是信号传输过程中影响信号完整性、信号质量等问题引起的,而有效的噪声抑制措施,能进一步提高信号的传输,促进数字电子技术的发展.为此,文章主要研究了高速数字电路的信号传输及其噪声抑制,具有一定的现实意义.

摘要： 在集成电路与半导体技术同步发展的背景下,信号的传输速度得到了大幅的提升。信号质量与信号的完整性是目前该行业中最受人们关注的话题之一。本文主要围绕影响信号质量的噪音进行了分析,并在确定噪音来源的基础上,对其采取了积极的有效措施,进而从根本上提升了高速数字电路的信号质量及传输效率。

摘要： 优化电源完整性及可靠性设计可以有效提高高速数字电路在高速、高负载及极端环境下工作的性能及可靠性.通过对开关式点电源及LDO(低压差线型稳压器)两种供电方式在星载高速数字电路中的应用特点进行分析,总结出针对两种电源在电源完整性上的设计准则,量化相应测试指标,通过对开关类电源LTM4644及LDO型电源对信号完整性设计及电源芯片选型进行研究优化,为星载高速数字电路电源完整性设计及测试提供部分参考及依据.

摘要： 电源平面和接地平面之间的同步开关噪声(SSN)是现代高速数字电路设计和应用的瓶颈之一。而现有的抑制SSN的方法各有不足,不能有效抑制SSN。电磁带隙结构(EBG)因其良好的禁带特性,提供了一种有效抑制SSN的新途径。因此提出了一种新型的二维电磁带隙结构(EBG)设计来抑制SSN。通过HFSS的仿真该EBG结构,可以发现,新型EBG结构的禁带中心频率为3.7GHz,在抑制深度为-30dB时,该EBG结构的阻带宽度为6.6GHz,能够有效的抑制0.4GHz〜7.0GHz的SSN。

摘要： 本文从高速数字电路和信号完整性的基本概念出发，分析了高速数字电路信号完整性的几个主要问题及产生信号完整性问题的实质，并给出高速数字电路中主要的信号完整性问题的形成原因及解决方案，从而提高数字电路设计的可靠性，最后介绍几种信号完整性问题的仿真分析方法。

摘要： 介绍了基于TMS320C6455和TMS320DM642双DSP实时图像处理系统的设计。该系统采用高性能的TMS320C6455进行H.264压缩编码，利用TMS320DM642的Video Port实现多路视频的采集并进行视频稳定和图像增强预处理。提出一种用FPGA实现两个DSP之间HPI通信的连接方案，实现了双DSP并行处理，并对系统中的高速数字电路进行仿真。

摘要： 阐述了使用格雷码在高速数字电路设计中的重要意义,并进行了格雷码计数器在应用中的低功耗分析。着重介绍了一种格雷码的计数器的优化设计,该设计利用了格雷码编码的特殊性质,通过一个辅助的D触发器配合n个计数触发器工作的方式,组成新型n位的格雷码计数器。最后,给出了该计数器核心部分的VHDL语言实现,可以进一步应用于FPGA设计和其它相关的分析工作。

摘要： 本文简要介绍了DSPS高速TMS320C6000系列器件,叙述了传输线的效应,着重阐述DSPS高速数字电路设计在PCB中的技术.

摘要： 本文分析了高速电路设计中由于终端阻抗不匹配而引起的信号反射现象,论述了几种可以有效的消除或削弱信号反射的终端匹配技术,包括简单的并联终端匹配,戴维南并联终端匹配,RC并联终端匹配和串联终端匹配技术.并阐述了不同终端匹配电路的构成和应用及各自的优点和缺点.

摘要： 本文分析了高速电路设计中由于终端阻抗不匹配而引起的信号反射现象,论述了几种可以有效的消除或削弱信号反射的终端匹配技术,包括简单的并联终端匹配,戴维南并联终端匹配,RC并联终端匹配和串联终端匹配技术.并阐述了不同终端匹配电路的构成和应用及各自的优点和缺点.

摘要： 本文分析了高速电路设计中由于终端阻抗不匹配而引起的信号反射现象,论述了几种可以有效的消除或削弱信号反射的终端匹配技术,包括简单的并联终端匹配,戴维南并联终端匹配,RC并联终端匹配和串联终端匹配技术.并阐述了不同终端匹配电路的构成和应用及各自的优点和缺点.

摘要： 本文分析了高速电路设计中由于终端阻抗不匹配而引起的信号反射现象,论述了几种可以有效的消除或削弱信号反射的终端匹配技术,包括简单的并联终端匹配,戴维南并联终端匹配,RC并联终端匹配和串联终端匹配技术.并阐述了不同终端匹配电路的构成和应用及各自的优点和缺点.

摘要： 本发明的课题是，提供一种数字电路，它具有：有被供给电源电位(VDD、VSS)的第1晶体管(32、33)的开关电路(31)；以及连接在被施加输入信号的输入端(IN)与第1晶体管的控制端子(栅)之间的校正电路(34、36)，并具有：连接在上述控制端子与输入端之间的电容(C2、C3)；被设置在该电容与上述控制端子之间的节点(N5、N6)与电源电位之间的、与第1晶体管有大致相同的阈值的被连接成二极管的第2晶体管(35、37)；以及与第2晶体管串联连接的开关(SW2、SW3)。

摘要： 本发明公开了一种RTC数字电路断电保护方法，包括RTC数字电路内部的所有功能寄存器均无复位端；断电时对RTC数字电路的输入信号进行过滤处理；进行快时钟和慢时钟转换时通过握手和对信号进行计数的方式过滤循环溢出的异常；对apb接口的写操作和读操作进行访问延时的优化。本发明还公开了包括了所述RTC数字电路断电保护方法的RTC数字电路，以及包括了所述RTC数字电路断电保护方法和RTC数字电路的芯片。本发明通过增加三种断电保护电路提高模块的稳定性和鲁棒性，通过apb接口写操作和读操作的访问延时优化提高模块访问的效率和可靠性；本发明技术方案更为简洁，成本低廉，而且有效提高了RTC数字电路的工作效率和精度。

摘要： 根据一实施例，一种制造数字电路的方法被说明，所述方法包括：形成具有用于输出输出信号的输出端的改型的RS主锁存器，包括形成实际相同的两个场效应晶体管，每个场效应晶体管具有相应的阈值电压，其中，所形成的这两个场效应晶体管以RS锁存器式构造的方式彼此连接，形成所述两个场效应晶体管包括将所述两个场效应晶体管的相应的阈值电压设定成彼此不同，以使得所述改型的RS主锁存器响应于RS锁存器禁戒输入跃迁的输出信号具有预定义的逻辑状态；形成具有设置输入端和复位输入端的RS从锁存器；并且将所述RS从锁存器的所述设置输入端或所述复位输入端连接至所述改型的RS主锁存器的输出端。

摘要： 一种用于制造数字电路的方法被描述，包括：形成多个场效应晶体管对；将场效应晶体管对的场效应晶体管连接，以使得响应于从数字电路的两个节点的第一状态的第一转换和响应于从数字电路的节点的第二状态的第二转换，所述节点对于每个场效应晶体管对而言在该场效应晶体管对的场效应晶体管的阈值电压相等时分别具有未限定的逻辑状态；和设置场效应晶体管对的场效应晶体管的阈值电压，以使得所述节点响应于第一转换和响应于第二转换分别具有预限定的逻辑状态。

摘要： 本发明涉及用于制造数字电路的方法和数字电路。一种用于制造数字电路的方法被描述，其包括：形成两个场效应晶体管；将场效应晶体管连接，使得响应于预确定输入的数字电路的输出信号在场效应晶体管的阈值电压相等时具有未定义的逻辑状态；以及设定场效应晶体管中的至少一个的阈值电压，使得响应于预确定输入的数字电路的输出信号具有预确定定义的逻辑状态。

摘要： 本发明提供一种用于数字电路的信号延迟方法、装置及数字电路系统，方法包括：接收待延迟的信号，所述待延迟的信号的待延迟量为n个延迟单位，其中n为自然数；分解出所述待延迟的信号的上升沿和下降沿；通过计数器对所述上升沿和下降沿分别进行n-1个延迟单位的延迟，得到延迟后的上升沿和延迟后的下降沿；将所述延迟后的上升沿和延迟后的下降沿合成，得到所述待延迟的信号延迟了n延迟单位后的信号。采用计数器实现信号的延迟，从而可以用少量的计数器替代寄存器或RAM实现信号的延迟，有效地解决了传统方式通过寄存器、RAM延迟导致的占用资源大的问题。

摘要： 本发明的课题是，提供一种数字电路，它具有：有被供给电源电位(VDD、VSS)的第1晶体管(32、33)的开关电路(31)；以及连接在被施加输入信号的输入端(IN)与第1晶体管的控制端子(栅)之间的校正电路(34、36)，并具有：连接在上述控制端子与输入端之间的电容(C2、C3)；被设置在该电容与上述控制端子之间的节点(N5、N6)与电源电位之间的、与第1晶体管有大致相同的阈值的被连接成二极管的第2晶体管(35、37)；以及与第2晶体管串联连接的开关(SW2、SW3)。

摘要： 本发明公开了一种RTC数字电路断电保护方法，包括RTC数字电路内部的所有功能寄存器均无复位端；断电时对RTC数字电路的输入信号进行过滤处理；进行快时钟和慢时钟转换时通过握手和对信号进行计数的方式过滤循环溢出的异常；对apb接口的写操作和读操作进行访问延时的优化。本发明还公开了包括了所述RTC数字电路断电保护方法的RTC数字电路，以及包括了所述RTC数字电路断电保护方法和RTC数字电路的芯片。本发明通过增加三种断电保护电路提高模块的稳定性和鲁棒性，通过apb接口写操作和读操作的访问延时优化提高模块访问的效率和可靠性；本发明技术方案更为简洁，成本低廉，而且有效提高了RTC数字电路的工作效率和精度。

摘要： 根据一实施例，一种制造数字电路的方法被说明，所述方法包括：形成具有用于输出输出信号的输出端的改型的RS主锁存器，包括形成实际相同的两个场效应晶体管，每个场效应晶体管具有相应的阈值电压，其中，所形成的这两个场效应晶体管以RS锁存器式构造的方式彼此连接，形成所述两个场效应晶体管包括将所述两个场效应晶体管的相应的阈值电压设定成彼此不同，以使得所述改型的RS主锁存器响应于RS锁存器禁戒输入跃迁的输出信号具有预定义的逻辑状态；形成具有设置输入端和复位输入端的RS从锁存器；并且将所述RS从锁存器的所述设置输入端和所述复位输入端连接至所述改型的RS主锁存器的输出端。

摘要： 一种用于制造数字电路的方法被描述，包括：形成多个场效应晶体管对；将场效应晶体管对的场效应晶体管连接，以使得响应于从数字电路的两个节点的第一状态的第一转换和响应于从数字电路的节点的第二状态的第二转换，所述节点对于每个场效应晶体管对而言在该场效应晶体管对的场效应晶体管的阈值电压相等时分别具有未限定的逻辑状态；和设置场效应晶体管对的场效应晶体管的阈值电压，以使得所述节点响应于第一转换和响应于第二转换分别具有预限定的逻辑状态。