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VLSI Test Symposium, 2009. VTS '09
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1.
Bridging DFM Analysis and Volume Diagnostics for Yield Learning - A Case Study
机译:
桥接DFM分析和体积诊断以进行收益学习-案例研究
作者:
Turakhia R.
;
Ward M.
;
Goel S.K.
;
Benware B.
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
application specific integrated circuits;
design for manufacture;
integrated circuit design;
chip-level CAA analysis;
design for manufacturability;
fail rate prediction;
fail signatures;
industrial ASIC design;
outliers;
systematic yield limiters;
volume diagnostics;
yield learning;
Critical Area Analysis;
DFM;
Systematic defects;
Yield Optimization;
2.
Panel: Analog Characterization and Test: The Long Road to Realization
机译:
专题:模拟表征和测试:实现的漫长道路
作者:
Sinha Arani
;
Majumdar Amitava
;
Ganti Vasu
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
3.
Panel: Functional Verification Planning and Management - Are Good Intentions Good Enough?
机译:
小组:功能验证计划和管理-良好的意图是否足够?
作者:
Piziali Andrew
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
4.
A Time Domain Method to Measure Oscillator Phase Noise
机译:
一种测量振荡器相位噪声的时域方法
作者:
Blakkan K.
;
Soma M.
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
circuit noise;
jitter;
noise measurement;
oscillators;
phase noise;
spectral analysis;
time-domain analysis;
SNR characterization;
deterministic jitter;
digital switching noise;
discrete spurious phase noise;
m-cycle-to-m-cycle jitter analysis;
oscillator phase noise measurement;
power spectral density characteristics;
random jitter;
sinusoidal jitter;
time domain measurement;
Mixed-Signal;
Oscillator;
Spurs;
System on Chip (SoC);
5.
Special Session 7C: TTTC 2009 Best Doctoral Thesis Contest
机译:
特别会议7C:TTTC 2009最佳博士论文竞赛
作者:
Makris Yiorgos
;
Stratigopoulos Haralampos
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
6.
RT-Level Deviation-Based Grading of Functional Test Sequences
机译:
基于RT级偏差的功能测试序列分级
作者:
Hongxia Fang
;
Chakrabarty K.
;
Jas A.
;
Patil S.
;
Tirumurti C.
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
automatic test pattern generation;
fault diagnosis;
fault simulation;
integrated circuit testing;
Illinois Verilog Model;
Scheduler module;
bridging faults;
functional test sequences;
gate-level fault simulation;
manufacturing testing;
open-source Parwan processor;
register transfer-level deviation-based grading;
transition-delay fault;
7.
Yield and Cost Analysis of a Reliable NoC
机译:
可靠NoC的产量和成本分析
作者:
Shamshiri S.
;
Kwang-Ting Cheng
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
costing;
integrated circuit modelling;
integrated circuit reliability;
integrated circuit yield;
network-on-chip;
Intel 80-core processor;
NoC manufacturing;
burn-in process;
cost analysis;
exemplary 9-core processor;
multicore chip yield;
reliable NoC;
NoC;
SoC;
burn-in elimination;
cost optimization;
distributed redundancy;
spare-enhanced resiliency;
yield analysis;
8.
Restrict Encoding for Mixed-Mode BIST
机译:
限制混合模式BIST的编码
作者:
Hakmi A.-W.
;
Holst S.
;
Wunderlich H.-J.
;
Schloffel J.
;
Hapke F.
;
Glowatz A.
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
built-in self test;
encoding;
logic testing;
hardware costs;
programmable mixed-mode BIST;
pseudo-random pattern testing;
Deterministic BIST;
9.
Exploiting Unused Spare Columns to Improve Memory ECC
机译:
利用未使用的备用列来改善内存ECC
作者:
Datta R.
;
Touba N.A.
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
circuit reliability;
error correction codes;
memory architecture;
double-error-detecting codes;
memory ECC;
reliability;
single-error-correcting codes;
unused spare columns;
Miscorrection;
SEC-DAEC;
SEC-DED;
Spare columns;
10.
Characterization of Effective Laser Spots during Attacks in the Configuration of a Virtex-II FPGA
机译:
在Virtex-II FPGA配置中的攻击过程中有效激光点的特性
作者:
Canivet G.
;
Leveugle R.
;
Clediere J.
;
Valette F.
;
Renaudin M.
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
SRAM chips;
fault diagnosis;
field programmable gate arrays;
lasers;
logic design;
radiation hardening (electronics);
security of data;
SRAM;
Virtex-II FPGA configuration;
effective laser spot;
effective sensitive;
fault based attacks;
FPGA;
SRAM-based;
configuration errors;
fault attack;
11.
Instruction-Level Impact Comparison of RT- vs. Gate-Level Faults in a Modern Microprocessor Controller
机译:
现代微处理器控制器中RT级与门级故障的指令级影响比较
作者:
Maniatakos M.
;
Karimi N.
;
Tirumurti C.
;
Jas A.
;
Makris Y.
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
fault diagnosis;
logic design;
microcontrollers;
Gate-Level description;
RT-level description;
SPEC2000 benchmarks;
alpha-like microprocessor;
error detection allocation;
gate-level faults;
instruction execution flow;
instruction level error;
microprocessor controller;
12.
Copyright Page
机译:
版权页
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
13.
Title Page i
机译:
标题页
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
14.
Modeling and Testing Comparison Faults of TCAMs with Asymmetric Cells
机译:
具有不对称单元的TCAM的比较故障建模和测试
作者:
Yong-Jyun Hu
;
Yu-Jen Huang
;
Jin-Fu Li
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
content-addressable storage;
fault diagnosis;
8N Write operations;
TCAM;
asymmetric cell;
electrical defect;
fault model;
march-like test algorithm;
ternary content addressable memory;
March-like test;
comparison faults;
fault modeling;
15.
Panel: Apprentice - VTS Edition: Season 2
机译:
小组:学徒-VTS版:第2季
作者:
Kim Kee Sup
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
16.
DFT and Test Problems from the Trenches
机译:
DFT和测试中的问题
作者:
Konuk Haluk
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
17.
STDF Memory Fail Datalog Standard
机译:
STDF内存故障数据记录标准
作者:
Khoche A.
;
Katz J.
;
Landini S.
;
Kochen Liao
;
Agrawal N.
;
Plowman G.
;
Song-lin Zuo
;
Liyang Lai
;
Rowe J.
;
Zanon T.
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
integrated circuit testing;
integrated circuit yield;
memory structural tests;
scan tests;
standard fail data log format;
yield learning;
Datalog;
Failure;
Memory;
STDF;
Standard;
18.
Testing for Transistor Aging
机译:
测试晶体管老化
作者:
Baba A.H.
;
Mitra S.
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
active networks;
ageing;
automatic testing;
combinational circuits;
delays;
integrated circuit design;
integrated circuit reliability;
transistor circuits;
circuit delay degradation;
online circuit failure prediction;
online self test;
transistor aging;
Delay tests;
Failure prediction;
path selection;
test pattern generation;
19.
Effective and Efficient Test Pattern Generation for Small Delay Defect
机译:
有效和高效的测试模式生成,可解决小延迟缺陷
作者:
Goel S.K.
;
Devta-Prasanna N.
;
Turakhia R.P.
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
automatic test pattern generation;
fault diagnosis;
logic testing;
manufactured silicon;
nontiming-aware transition fault patterns;
quality loss;
small delay defect;
test pattern generation;
timing-aware ATPG;
timing-related defect free;
DPPM;
fault simulation;
small delay defects;
test quality;
transition fault pattern;
20.
Predictive Test Technique for Diagnosis of RF CMOS Receivers
机译:
诊断RF CMOS接收机的预测测试技术
作者:
Suenaga K.
;
Bota S.
;
Picos R.
;
Isern E.
;
Roca M.
;
Garcia-Moreno E.
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
CMOS integrated circuits;
integrated circuit testing;
low noise amplifiers;
mean square error methods;
mixers (circuits);
radio receivers;
radiofrequency integrated circuits;
DC supply current consumption;
IF generator;
LNA;
RF CMOS receivers;
RMS estimation error;
auxiliary mixer;
compression point;
fully integrated on-chip;
predictive test technique;
receiver building blocks;
sequential test technique;
test circuitry;
Analogue test;
BiST;
RF test;
predictive test;
21.
Automatic Selection of Internal Observation Signals for Design Verification
机译:
自动选择内部观察信号以进行设计验证
作者:
Tao Lv
;
Hua-wei Li
;
Xiao-wei Li
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
integrated circuit design;
integrated circuit testing;
microprocessor chips;
signal processing;
automatic selection;
design verification;
hard-to-observe signals;
internal observation signals;
static observability analysis;
static analysis;
22.
Automated Debug of Speed Path Failures Using Functional Tests
机译:
使用功能测试自动调试速度路径故障
作者:
McLaughlin R.
;
Venkataraman S.
;
Lim C.
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
design for testability;
failure analysis;
integrated circuit testing;
microprocessor chips;
multiprocessing systems;
Intel Core i7 quad-core processor;
automated debug;
design-for-debug features;
functional tests;
internal speed-paths;
speed path failures;
Silicon debug;
design for debug;
speed-path;
timing;
23.
Special Session 11C: Embedded Tutorial: System-on-a-Chip Power Management Implications on Validation and Testing
机译:
特别会议11C:嵌入式教程:片上系统电源管理对验证和测试的影响
作者:
Kapoor Bhanu
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
24.
Understanding Power Supply Droop during At-Speed Scan Testing
机译:
在全速扫描测试中了解电源下垂
作者:
Pant P.
;
Zelman J.
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
clocks;
integrated circuit testing;
microprocessor chips;
power supply circuits;
Intel microprocessor;
artificial failures;
at-speed scan testing;
capture clocks;
path-delay scan testing;
power-supply droop;
unnatural supply voltage profile;
At-speed scan;
functional test correlation;
power supply droop;
25.
Awards
机译:
获奖情况
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
26.
Special Session 8: New Topics: At-Speed Testing in the Face of Process Variations
机译:
特别会议8:新主题:面对过程变化的全速测试
作者:
Courtois Bernard
;
Visweswariah Chandu
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
27.
A New Post-Silicon Debug Approach Based on Suspect Window
机译:
基于可疑窗口的新型硅后调试方法
作者:
Jianliang Gao
;
Yinhe Han
;
Xiaowei Li
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
integrated circuit design;
monolithic integrated circuits;
complex integrated circuit design;
error free states;
post-silicon debug approach;
scan chain;
suspect window;
bug;
post-silicon debug;
scan;
trace;
28.
SS-KTC: A High-Testability Low-Overhead Scan Architecture with Multi-level Security Integration
机译:
SS-KTC:具有多级安全集成的高测试性,低开销扫描架构
作者:
Chandran U.
;
Dan Zhao
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
authorisation;
cryptography;
testing;
crypto chips;
high testability low overhead scan architecture;
key authorized test controlling scheme;
multilevel security integration;
multiple test keys;
scan chains;
scan test process;
scan testing;
secret information;
secure information;
secure scan architecture;
security authorization;
side-channel attack;
test data volume;
test time;
test vectors;
Attack probability;
Key-authorized test controlling;
Multi-level test key authorization;
Scan security;
Test overhead;
29.
Recursive Path Selection for Delay Fault Testing
机译:
延迟故障测试的递归路径选择
作者:
Jaeyong Chung
;
Abraham J.A.
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
Monte Carlo methods;
fault trees;
iterative methods;
recursive estimation;
statistical analysis;
timing circuits;
Monte Carlo simulation;
circuit recursive traversal;
delay fault testing;
imaginary path tree;
iterative process;
recursive path selection;
spatial correlation;
statistical timing framework;
Delay Test;
Path Selection;
Performance Test;
Small Delay Defects;
Statistical Timing Model;
30.
A Synthesis Method to Alleviate Over-Testing of Delay Faults Based on RTL Don't Care Path Identification
机译:
基于RTL无关路径识别的缓解时延故障过测试的综合方法
作者:
Yoshikawa Y.
;
Ohtake S.
;
Inoue T.
;
Fujiwara H.
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
fault diagnosis;
logic circuits;
logic design;
logic testing;
RTL circuit;
RTL don't care paths;
delay fault over-testing;
design specification;
gate-level path;
register-transfer level circuit;
synthesis method;
untestable paths;
31.
Title Page iii
机译:
标题页iii
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
ageing;
built-in self test;
circuit testing;
microprocessor chips;
transistors;
delay fault testing;
integrated circuit chip;
microprocessor test;
power supply noise;
signal integrity;
transistor aging;
32.
Efficient Scheduling of Path Delay Tests for Latch-Based Circuits
机译:
基于锁存电路的路径延迟测试的有效调度
作者:
Kun Young Chung
;
Gupta S.K.
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
circuit optimisation;
delays;
design for testability;
flip-flops;
logic design;
scheduling;
design-for-testability;
heuristic approach;
latch based circuits;
minimization problem;
path delay test scheduling;
Delay testing;
latch-based;
multi-segment paths;
test scheduling;
time borrowing;
33.
Microscale and Nanoscale Thermal Characterization of Integrated Circuit Chips
机译:
集成电路芯片的微米级和纳米级热表征
作者:
Courtois Bernard
;
Shakouri Ali
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
34.
An Electrical Model for the Fault Simulation of Small Delay Faults Caused by Crosstalk Aggravated Resistive Short Defects
机译:
串扰加重的电阻性短缺陷引起的小延迟故障的故障仿真电气模型
作者:
Houarche N.
;
Comte M.
;
Renovell M.
;
Czutro A.
;
Engelke P.
;
Polian I.
;
Becker B.
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
crosstalk;
electric resistance;
electrical faults;
fault simulation;
SPICE simulation;
aggravated resistive short defect;
delay faults;
detectable short resistance;
electrical behavior;
electrical model;
fault size;
Defect model;
Test;
VLSI;
fault simultion;
35.
Small Delay Fault Model for Intra-Gate Resistive Open Defects
机译:
门内电阻性开放缺陷的小延迟故障模型
作者:
Arai M.
;
Suto A.
;
Iwasaki K.
;
Nakano K.
;
Shintani M.
;
Hatayama K.
;
Aikyo T.
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
SPICE;
fault simulation;
SPICE simulation;
circuit;
intra-gate resistive open defects;
pattern-sequence-dependent;
resistance distribution;
signal transition;
small delay fault model;
timing-dependent malfunction;
weak resistive;
intra-gate open;
open defect;
resistive open;
small-delay fault;
36.
Multiple-Fault Diagnosis Using Faulty-Region Identification
机译:
使用故障区域识别的多故障诊断
作者:
Meng-Jai Tasi
;
Chao M.C.-T.
;
Jing-Yang Jou
;
Meng-Chen Wu
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
fault diagnosis;
integrated circuit design;
IC-design cycle;
faulty-region identification;
multiple-fault diagnosis;
single fault model;
stuck-at faults;
diagnosis;
faulty-region;
multiple-fault;
37.
Layout-Aware Pattern Generation for Maximizing Supply Noise Effects on Critical Paths
机译:
布局感知模式生成,可最大化关键路径上的电源噪声影响
作者:
Junxia Ma
;
Lee J.
;
Tehranipoor M.
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
automatic test pattern generation;
flip-chip devices;
integrated circuit layout;
integrated circuit reliability;
integrated circuit testing;
lead bonding;
ITCpsila99 b19 benchmark;
chip reliability;
critical paths;
flip-chip packaging;
layout aware pattern generation;
path delay test;
power supply noise;
voltage scaling;
wire-bond packaging;
Layout;
Pattern generation;
Signal integrity;
38.
Experimental Validation of a BIST Techcnique for CMOS Active Pixel Sensors
机译:
CMOS有源像素传感器的BIST技术的实验验证
作者:
Lizarraga L.
;
Mir S.
;
Sicard G.
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
CMOS image sensors;
built-in self test;
integrated circuit testing;
BIST technique;
CMOS active pixel sensor;
built-in-self-test;
catastrophic parametric fault;
electrical test measure;
APS;
BIST;
density estimation;
image sensors;
photodiodes;
39.
Foreword
机译:
前言
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
40.
Physically-Aware N-Detect Test Relaxation
机译:
物理感知N检测检测放松
作者:
Yen-Tzu Lin
;
Ezekwe C.U.
;
Blanton R.D.
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
boundary scan testing;
integrated circuit testing;
logic testing;
defect detection;
physically-aware N-detect test relaxation;
scan-power reduction;
test compression;
test enrichment;
N-detect;
Physically-aware test;
test quality;
test relaxation;
41.
Efficient Array Characterization in the UltraSPARC T2
机译:
UltraSPARC T2中的高效阵列表征
作者:
Ziaja T.
;
Tan P.J.
会议名称:
《》
|
2009年
关键词:
integrated circuit design;
microprocessor chips;
system-on-chip;
SOC;
UltraSPARC T2;
array characterization;
bit-fail maps;
failing cells;
microprocessor designs;
process characterization;
redundant cells;
wafer sampling;
Arrays;
Redundancy;
Repair;
characterization;
42.
Scalable Compact Test Pattern Generation for Path Delay Faults Based on Functions
机译:
基于函数的路径延迟故障可扩展紧凑测试模式生成
作者:
Flanigan E.
;
Tragoudas S.
;
Abdulrahman A.
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
automatic test pattern generation;
compaction;
decision diagrams;
delay circuits;
decision diagram based algorithm;
optimal compaction;
path delay faults;
processing faults;
publicly available benchmarks;
scalable compact test pattern generation;
small benchmarks;
PDF;
43.
Roster Page
机译:
名册页
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
44.
Output Hazard-Free Transition Delay Fault Test Generation
机译:
输出无危险过渡延迟故障测试生成
作者:
Menon S.
;
Singh A.D.
;
Agrawal V.
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
automatic test pattern generation;
clocks;
delay circuits;
ATPG;
circuit delays;
fault test generation;
multiple fast clocks;
nanometer technologies;
output hazard free transition delay;
scan based timing comparison tests;
scan chains;
Fine;
Hazard-Free;
delay;
tests;
45.
A Packet Based 2x-Site Test Solution for GSM Transceivers with Limited Tester Resources
机译:
测试仪资源有限的基于分组的2x站点测试解决方案,用于GSM收发器
作者:
Erdogan E.S.
;
Ozev S.
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
cellular radio;
radio receivers;
radio transmitters;
signal processing;
transceivers;
GSM transceivers;
baseband signals;
device under test;
signal processing techniques;
standard-compliant GSM packets;
GSM Transceiver;
IQ imbalance;
Low-cost Test;
Multi-site;
46.
Design-for-Testability for Digital Microfluidic Biochips
机译:
数字微流控生物芯片的可测试性设计
作者:
Tao Xu
;
Chakrabarty K.
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
bioMEMS;
design for testability;
digital integrated circuits;
integrated circuit testing;
lab-on-a-chip;
microfluidics;
design-for-testability;
digital microfluidic biochips;
electrodes;
functional units;
polymerase chain reaction;
representative multiplexed bioassay;
testability-aware bioassay protocol;
DFT;
biochip testing;
functional testability;
lab-on-chip;
pin-constrained biochips;
47.
Acknowledgements
机译:
致谢
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
48.
Stuck-Open Fault Leakage and Testing in Nanometer Technologies
机译:
纳米技术中的卡塞式故障泄漏和测试
作者:
Vazquez J.
;
Champac V.
;
Hawkins C.
;
Segura J.
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
CMOS logic circuits;
failure analysis;
integrated circuit reliability;
integrated circuit testing;
logic testing;
nanoelectronics;
CMOS technology;
failure mechanism unique;
fault detection;
leakage currents;
logic gate;
nanometer technology;
stuck-open fault;
test vector strategy;
Chuck Hawkins;
Jaume Segura;
Julio Vazquez;
Victor Champac;
49.
Controlling DPPM through Volume Diagnosis
机译:
通过体积诊断控制DPPM
作者:
Xiaochun Yu
;
Yen-Tzu Lin
;
Wing-Chiu Tam
;
Poku O.
;
Blanton R.D.
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
VLSI;
digital integrated circuits;
integrated circuit design;
integrated circuit testing;
DPPM;
circuit-level simulation;
defect level;
digital circuits;
test quality;
volume diagnosis;
defect behavior classification;
test selection;
volume diagnosis.;
50.
Automated Selection of Signals to Observe for Efficient Silicon Debug
机译:
自动选择信号以进行有效的芯片调试
作者:
Joon-Sung Yang
;
Touba N.A.
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
circuit reliability;
error analysis;
flip-flops;
program debugging;
signal processing;
circuit malfunction detection;
error propagation;
error transmission matrix;
functional input vector set;
integer linear programming;
nonconforming chip behavior;
sequential circuits;
signal automated selection;
silicon debug;
Automated Signals to Observe Selection;
Signal Observability;
51.
The ATPG Conflict-Driven Scheme for High Transition Fault Coverage and Low Test Cost
机译:
采用ATPG冲突驱动方案以实现更高的过渡故障覆盖率和较低的测试成本
作者:
Zhen Chen
;
Dong Xiang
;
Boxue Yin
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
automatic test pattern generation;
flip-flops;
logic testing;
ATPG conflict-driven scheme;
broadside test generation;
high transition fault coverage;
multiple scan chain;
broadside;
conflit-driven;
enhanced scan;
fault coverage;
test cost;
52.
A High-Level Signal Integrity Fault Model and Test Methodology for Long On-Chip Interconnections
机译:
长时间片上互连的高级信号完整性故障模型和测试方法
作者:
Sunghoon Chun
;
Yongjoon Kim
;
Taejin Kim
;
Sungho Kang
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
automatic test pattern generation;
electronic engineering computing;
integrated circuit interconnections;
integrated circuit testing;
interconnection topology information;
long onchip interconnections;
signal integrity fault model;
test methodology;
test pattern generation method;
Fault modeling;
signal integrity;
test generation;
53.
DfT Reuse for Low-Cost Radiation Testing of SoCs: A Case Study
机译:
DfT重用于SoC的低成本辐射测试:一个案例研究
作者:
Appello D.
;
Bernardi P.
;
Gerardin S.
;
Grosso M.
;
Paccagnella A.
;
Rech P.
;
Reorda M.S.
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
SRAM chips;
design for testability;
embedded systems;
integrated circuit manufacture;
integrated circuit testing;
nanoelectronics;
radiation effects;
system-on-chip;
SoC;
embedded SRAM cores;
hardware test;
low-cost radiation testing;
manufacturing test;
on-chip design for testability structures;
size 90 nm;
systems-on-chips;
transient effects;
DfT;
Reliability;
radiation experiments;
54.
Author Index
机译:
作者索引
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
55.
On-Line Calibration and Power Optimization of RF Systems Using a Built-In Detector
机译:
使用内置检测器的射频系统在线校准和功率优化
作者:
Chaoming Zhang
;
Gharpurey R.
;
Abraham J.A.
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
calibration;
fast Fourier transforms;
frequency measurement;
optimisation;
power consumption;
radio receivers;
sensors;
CMOS process;
Labview environment;
RF receiver front-end test chip;
RF subsystems;
biasing schemes;
built-in detector;
circuit specifications;
control optimization;
feedback control algorithm;
frequency 940 MHz to 40 MHz;
low frequency measurements;
on-line calibration;
optimum power consumption points;
output waveform;
power optimization;
size 0.18 mum;
tuning algorithm;
tuning knobs;
Built-in test;
RF;
56.
Calibration and Testing Time Reduction Techniques for a Digitally-Calibrated Pipelined ADC
机译:
数字校准流水线ADC的校准和测试时间减少技术
作者:
Hsiu-Ming Chang
;
Chin-Hsuan Chen
;
Kuan-Yu Lin
;
Kwang-Ting Cheng
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
analogue-digital conversion;
calibration;
circuit testing;
design for testability;
life testing;
mixed analogue-digital integrated circuits;
radiofrequency integrated circuits;
acceleration techniques;
adaption algorithms;
calibration time reduction techniques;
design-for-testability;
digitally-calibrated pipelined ADC;
mixed-signal/RF circuits;
ADC testing;
calibratoin acceleration;
digital calibration;
least-mean-square (LMS) adapatation;
mixed-signal testing;
57.
False Path Aware Timing Yield Estimation under Variability
机译:
可变性下的误路径感知时序收益估计
作者:
Lin Xie
;
Davoodi A.
;
Saluja K.K.
;
Sinkar A.
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
Monte Carlo methods;
delays;
logic gates;
timing;
Monte Carlo approach;
circuit timing;
dynamic false paths;
logic gate;
multiple input vector;
static false paths;
timing yield estimation;
timing-critical paths;
variation-aware delay models;
worst-case delay models;
58.
A Scalable, Digital BIST Circuit for Measurement and Compensation of Static Phase Offset
机译:
可扩展的数字BIST电路,用于测量和补偿静态相位偏移
作者:
Jenkins K.A.
;
Li L.
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
CMOS digital integrated circuits;
built-in self test;
calibration;
digital phase locked loops;
nanoelectronics;
CMOS technology;
digital BIST circuit;
digital element;
digital scan chain;
feedback signal;
frequency 1 GHz;
on-chip calibration;
on-chip circuit design;
phase-locked loop;
power 3 mW;
reference clock frequency;
scalable circuit;
size 65 nm;
static phase offset compensation;
static phase offset measurement;
voltage 1.0 V;
PLL;
built-in self-test;
on-chip measurement;
static phase error;
static phase offset;
59.
Highly X-Tolerant Selective Compaction of Test Responses
机译:
测试响应的高度X容忍选择性压缩
作者:
Mrugalski G.
;
Mukherjee N.
;
Rajski J.
;
Czysz D.
;
Tyszer J.
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
fault tolerance;
integrated circuit testing;
X-tolerant selective compaction;
response compaction;
scan chain selection;
selective masking;
test data compression;
X-masking;
output compaction;
unknown states;
60.
Reviewers
机译:
审稿人
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
61.
Dynamic Test Compaction for Transition Faults in Broadside Scan Testing Based on an Influence Cone Measure
机译:
基于影响锥度量的宽边扫描测试中过渡故障的动态测试压缩
作者:
Dong Xiang
;
Boxue Yin
;
Kwang-Ting Cheng
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
automatic test pattern generation;
circuit testing;
fault diagnosis;
graph theory;
broadside scan testing;
compact test generation method;
dynamic test compaction scheme;
input dependency graph;
selfish test compaction;
transition fault;
unselfish test compaction;
broadside;
compaction;
influence cone;
62.
Maintaining Accuracy of Test Compaction through Adaptive Re-learning
机译:
通过自适应再学习保持测试压实的准确性
作者:
Biswas S.
;
Blanton R.D.
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
integrated circuit testing;
integrated circuit yield;
learning (artificial intelligence);
PLL;
accelerometer;
adaptive re-learning;
integrated system testing;
statistical learning;
test compaction;
Integrated system test;
stratified sampling;
63.
Analytical Model for Multi-site Efficiency with Parallel to Serial Test Times, Yield and Clustering
机译:
并行测试时间,产量和聚类的多站点效率分析模型
作者:
Velamati N.
;
Daasch R.
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
Monte Carlo methods;
VLSI;
integrated circuit modelling;
integrated circuit testing;
integrated circuit yield;
Monte-Carlo simulations;
multi-site efficiency;
multi-site testing;
parallel to serial test times;
test cost reduction;
Average test time;
Test time reduction;
Yield ramp;
64.
An Adaptive-Rate Error Correction Scheme for NAND Flash Memory
机译:
NAND闪存的自适应速率纠错方案
作者:
Te-Hsuan Chen
;
Yu-Ying Hsiao
;
Yu-Tsao Hsing
;
Cheng-Wen Wu
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
NAND circuits;
error correction codes;
flash memories;
BCH codes;
NAND flash memory;
adaptive-rate error correction scheme;
flash memory controller;
high noise level;
storage space;
BCH code;
Error correction;
flash memory;
memory fault tolerance;
memory management;
65.
Defect Detection Differences between Launch-Off-Shift and Launch-Off-Capture in Sense-Amplifier-Based Flip-Flop Testing
机译:
在基于感测放大器的触发器测试中,启动偏移和启动捕获之间的缺陷检测差异
作者:
Konuk H.
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
flip-flops;
high-speed integrated circuits;
integrated circuit design;
integrated logic circuits;
logic testing;
low-power electronics;
clock gating;
data input transition;
defect detection;
flip-flop design;
high-speed low-power design;
launch-off-capture;
launch-off-shift;
logic circuit transistors;
resistive open defects;
resistive short defects;
sense-amplifier-based flip-flop testing;
Launch-Off_Shift;
66.
Soft-Error Hardening Designs of Nanoscale CMOS Latches
机译:
纳米级CMOS锁存器的软错误强化设计
作者:
Sheng Lin
;
Yong-Bin Kim
;
Lombardi F.
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
CMOS logic circuits;
flip-flops;
integrated circuit design;
logic design;
nanoelectronics;
radiation hardening (electronics);
trigger circuits;
CMOS circuit;
Schmitt trigger;
cascode configuration;
feedback loop;
hardened latch circuits;
low-cost hardened design;
nanoscale CMOS latches;
power-delay product;
size 32 nm;
soft-error hardening design;
storage cells;
traditional error tolerant method;
Hardening;
Nano CMOS;
Soft Error;
67.
Compact Delay Test Generation with a Realistic Low Cost Fault Coverage Metric
机译:
紧凑的延迟测试生成,具有现实的低成本故障覆盖率指标
作者:
Zheng Wang
;
Walker D.M.H.
会议名称:
《VLSI Test Symposium, 2009. VTS '09》
|
2009年
关键词:
automatic test pattern generation;
circuit testing;
delay circuits;
fault diagnosis;
CodGen ATPG tool;
ISCAS89;
compact delay test generation;
global delay faults;
high fault coverage;
industry design;
local delay faults;
realistic low cost fault coverage metric;
test generation time reduction;
ATPG;
delay test;
fault coverage metric;
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