• 主题
高级搜索  >
历史搜索 清空历史
首页> 外文会议>Twentieth International Vlsi Multilevel Interconnection Conference (VMIC); Sep 23-25, 2003; Marina del Rey, California >Resistivity of 75 nm Node Copper Interconnection Layer Reduction of Resistivity in Electroplated Copper Line
【24h】

Resistivity of 75 nm Node Copper Interconnection Layer Reduction of Resistivity in Electroplated Copper Line

机译：电镀铜线中75 nm节点铜互连层的电阻率降低

获取原文
获取原文并翻译 | 示例
页面导航
  • 摘要
  • 著录项
  • 相似文献
  • 相关主题

摘要

Since 100 nm line wide Cu lines will be used in advanced VLSI's, resistivity must be evaluated for 100 nm wide or 100 nm thick Cu layers. The resistivity in as-deposited Cu layers increases rapidly with decreasing layer thickness and reaches 7.8 μΩ-cm at thickness of 75 nm thick. Resistivity does not decrease to lower value after annealing at 400℃. Reduction of the stress is important task. We have found that this increase is not a natural phenomena but due to the application of higher stress. The origin of this resistivity increase is studied. Reduction of resistivity in 75 nm thick layer can be achieved by the reduction of stress and also by the control of (111) and (200) orientation. Resistivity of 2.5 μΩ-cm can be achieved by this improvement.
机译：由于先进的VLSI将使用100 nm宽的Cu线，因此必须评估100 nm宽或100 nm厚的Cu层的电阻率。沉积的Cu层中的电阻率随层厚度的减小而迅速增加，并在75 nm厚时达到7.8μΩ-cm。在400℃退火后，电阻率不会降低到较低的值。减轻压力是重要的任务。我们发现这种增加不是自然现象，而是由于施加了更高的压力。研究了这种电阻率增加的原因。通过减小应力以及控制（111）和（200）取向，可以降低75 nm厚层的电阻率。通过这种改进，可以实现2.5μΩ-cm的电阻率。

著录项

相似文献

  • 外文文献
  • 中文文献
  • 专利
获取原文

客服邮箱：kefu@zhangqiaokeyan.com

京公网安备：11010802029741号 ICP备案号：京ICP备15016152号-6 六维联合信息科技 (北京) 有限公司©版权所有

  • 客服微信

  • 服务号